Книга
← К списку книгЗагрузка разделов…
активнаАктивные записи участвуют в каталоге и синках. Неактивная книга скрыта, но не удалена из базы.
Книга
От редактора перевода
С увеличением степени интеграции ИС существенно возрастаем и трудоемкость их проектирования. Это связано с ростом размерности задач, рашаемых в процессе проектирования. Эффективным средством решения таких задач является применение ЭВМ. на всех этапах создания СБИС. Методам проектирования СБИС с помощью ЭВМ и посвящен настоящий том серии по микроэлектронике.
Переход к СБИС и уменьшение размеров элементов потребовали серьезных уточнений классической теории, видоизменения эквивалентных схем и учета более тонких эффектов в полупроводниках. В связи с этим в первых главах книги описаны базовые элементы СБИС на МОП-структурах и биполярных транзисторах и приведены методы расчета и проектирования электронных схем, ориентированные на применение ЭВМ и учитывающие особенности элементов СБИС.
В гл. 4 и 5 рассматриваются вопросы разработки и верификации топологии СБИС. Здесь следует отметить, что задачи проектирования топологии относятся к классу труднорешаемых задач, так называемый класс ЛГР-полных задач. Это означает, что временная сложность алгоритма решения (затраты времени на получение решения) представляется в виде экспоненциальной функции от размерности задачи. Вместе с тем некоторые индивидуальные задачи разработки топологии могут быть решены за существенно меньшее время. В книге приведены основные алгоритмы трассировки, которые хорошо зарекомендовали себя на практике и считаются вполне эффективными.
В целом книга дает достаточно полную картину в области проектирования элементной базы и топологии СБИС и несомненно будет полезной для специалистов, связанных с проектированием и применением СБИС, а также для инженерно-технических работников в области электроники, вычислительной техники, кибернетики, занимающихся разработкой и применением систем автоматизированного проектирования.
Л. В. Поспелов
Предисловие
Третий и четвертый тома данной серии посвящены вопросам машинного проектирования СБИС. До настоящего времени почти все методы подхода к проблемам микроэлектроники характеризовались тем, что основное внимание уделялось или описанию самих полупроводниковых приборов или описанию возможностей их применения с точки зрения пользователя. Структура полупроводниковых приборов постепенно усложнялась. Вместе с тем становилось необходимым самое эффективное использование реализуемых ими новых функций. До тех пор пока микроэлектронные схемы являлись базой для создания стандартизированных запоминающих устройств и микропроцессоров, подобные методы имели определенный смысл.
На современном этапе, когда сфера применения БИС становится все более широкой, пользователи СБИС должны быть активными участниками процесса их проектирования, и при этом, очевидно, нельзя ограничиваться информацией об их геометрии — здесь необходимо глубокое понимание свойств СБИС. В публикуемой серии томов, исходя из этой точки зрения, ставится задача углубления имеющихся у читателей общих сведений о микроэлектронике. В ее первом н втором томах рассмотрены проблемы техники полупроводниковых приборов. Можно сказать, что это проблемы средств аппаратного обеспечения. Тогда как проблемы, рассматриваемые в третьем и четвертом томах, можно назвать проблемами средств программного обеспечения, основной нз которых является поиск ответа на вопрос о том, каким образом требуемые функции могут быть реализованы на поверхности кремниевого кристалла.
Необходимость использования ЭВМ при проектировании средств аппаратного обеспечения была понята задолго до наступления эпохи СБИС. Уже в 60-е годы методы машинного проектирования стали использоваться при разработке логических блоков и электронных схем ЭВМ. Впоследствии по мере усложнения структур и повышения эффективности полупроводниковых устройств методы машинного проектирования стали находить применение в весьма широкой области — от плат ЭВМ до кремниевых кристаллов. Методы машинного проектирования, предназначенные для БИС, продолжали совершенствовать. Действительно, эти методы должны быть чрезвычайно эффективными, поскольку проектирование БИС представляет собой весьма сложный процесс, в ходе которого трудно обнаруживать и исправлять ошибки. Возможность проектирования современных БИС без применения машинных методов практически исключена.
Отсюда следует, что в связи с внедрением СБИС не только в электронную аппаратуру, но н в технику станкостроения, в бытовую аппаратуру и т. п. специалисты, причастные к их разработке, несомненно, должны уметь свободно оперировать с таким инструментом, как методы машинного проектирования. Данные методы должны быть освоены не только специалистами по электронн-
не — они должны быть основой системы знаний и для специалистов, работающих в самых различных областях техники. Это равносильно тому, что высокоуровневый язык программирования применяется не только в качестве инструмента формирования средств программного обеспечения в области электроники, но и в качестве языка, общего для очень большой группы людей. Для расширения сферы применения методов машинного проектирования их следует активно внедрять в такие области, как, например, школьное обучение, что, видимо, и произойдет в будущем.
В настоящее время методы машинного проектирования, как и техника БИС, находятся на этапе стремительного совершенствования. Поскольку высокоэффективные ЭВМ стало возможным использовать экономично, методы машинного проектирования постепенно превращаются в инструмент, пользоваться которым может практически каждый. Вместе с тем не следует забывать, что эти методы и их возможности характеризуются множеством особенностей, различий и т. п„ и суммировать все эти особенности в предлагаемой книге авторы ие намереваются. Их целью, скорее, является достаточно полное изложение основных принципов, образующих долговременное ядро концепции машинного проектирования, а также доступность изложения.
В т. 3 вопросы машинного проектирования, рассматриваются ближе к уровню полупроводниковых устройств, т. е. схем и топологии БИС, авт. 4— ближе к системному уровню. Машинное проектирование электронных схем, имеет очень давнюю историю, и его методы, прежде чем обрести свой нынешний вид, претерпели множество модификаций. В гл. 2 рассмотрены базисные схемы, размещаемые иа кремниевых кристаллах, в гл. 3 — методы машинного проектирования электронных схем. Область применения этих методов весьма:, широка и должна быть известна каждому специалисту.
В гл. 4 и 5 изложены методы машинного проектирования топологии БИС. Попытки синтеза топологии методами машинного проектирования предпринимались еще много лет назад, одиако решить эту задачу удалось сравнительно недавно. Вопросы размещения полупроводниковых приборов, трассировки межсоединений в заказных БИС тесно связаны с вопросами проектирования этих приборов, и при проектировании топологии используются соответствующие алгоритмы. Процесс реализации схем заданной сложности на кристалле, а также процесс обнаружения и исправления ошибок весьма изящны, и авторы надеются, что это изящество им удалось отразить при изложении материала гл. 4 и 5.
Вместе с тем не следует упускать из виду, что в настоящее время методы машинного проектирования СБИС еще не вышли на уровень полной автоматизации. Какими бы эффективными не были программы машинного проектирования, они по-прежиему остаются только инструментом, дополняющим возможности разработчика. На данном этапе полная автоматизация проектирования топологии невозможна. Отметим, что изделия, изготовленные при полной автоматизации процесса проектирования, отличаются от спроектированных с участием специалистов по характеристикам, площади кристалла и т. д.
Авторы надеются, что читатели не встретятся с непреодолимыми трудностями при чтении этой книги.
В заключение авторы выражают глубокую признательность сотрудникам редколлегии издательства «Иванами сётэн» за их плодотворные усилия и внимание, проявленное ими при подготовке этой книги к изданию.
Ноябрь 1984 г.Ноябрь 1984 г.Ватанабэ М.» Асада К., Кани К., Оцуки Т.
Ноябрь 1984 г.
Ноябрь 1984 г.
Направления проектирования СБИС
Перед тем как приступить к изложению проблем проектирования СБИС, целесообразно дать краткую оценку роли СБИС, современного уровня их техники, тенденциям развития и методам проектирования.
С физической точки зрения СБИС представляет собой совокупность микроэлектронных компонентов, размещенных на одном кремниевом кристалле. Как известно, концентрация большого количества элементов на ограниченной площади означает, что уровень электронных компонентов уже превзойден и новый уровень эквивалентен системе, реализующей одну определенную функцию.
Следовательно, при проектировании, расчете и производстве СБИС необходимо накопление чрезвычайно больших объемов технической информации, относящейся к самым различным отраслям техники; специалисты, связанные с проблемами СБИС, должны обладать техническими познаниями, в сумме дающими базу для разработки СБИС.
В данной главе сконцентрированы основные вопросы, знание которых необходимо при проектировании СБИС. В соответствии с изложенными выше соображениями ее содержание можно рассматривать как тот объем технических знаний, которым должны располагать все специалисты, работающие в области микроэлектроники. В первую очередь рассматривается вопрос о том месте, которое СБИС занимают в современной электронике, и анализируется современный уровень их техники и тенденции развития, а также методы и направления их проектирования. В заключение рассматриваются методы сборки СБИС, неразрывно связанные с методами проектирования.
Иначе говоря, в данной главе сделана попытка дать общую картину техники СБИС с точки зрения проектирования, отразив ее прошлое и будущее, с одной стороны, и взаимосвязь компонентов и техники монтажа — с другой.
Общие характеристики СБИС
Тенденции развития техники СБИС
Ранее электронная промышленность представляла собой отрасль техники, целиком основанную на операциях сборки и позволяющую реализовать весьма сложные функции путем объединения множества элементов в одном изделии. При этом значительная часть прироста стоимости изделий электронной промышленности была связана с процессом сборки. Основными этапами этого процесса являлись этапы проектирования, выполнения и проверки соединений между электронными компонентами.. Функции и размеры устройств, которые могли быть реализованы на практике, ограничивались количеством используемых, компонентов, их физическими размерами и надежностью. Уже много лет назад при проектировании сложных систем и блоков стали находить применение ЭВМ и соответственно методы машинного проектирования.
Для оценки развития микроэлектроники в последовательности от ИС к БИС и далее к СБИС разработаны некоторые теоретические положения, позволяющие осмыслить этот процесс с различных точек зрения. Исторически сложилось так, что первоначально внимание к ИС привлекли такие их особенности, как малые размеры и масса, а затем развитие техники ИС, позволяющей скомпоновать на поверхности кристалла значительное количество элементов, включая межсоединения, постепенно привело к возможности создания БИС, т. е. стало возможным не только «повышение экономичности» электронных схем, но и «улучшение их характеристик», и «повышение надежности».
Развитие техники ИС обусловливает весьма существенные изменения в специфике электронной промышленности. Появление изделий, содержащих также и готовые межсоединения, привело к изменению стоимости производства за счет использования новых средств аппаратного обеспечения, а также к сдвигу линии раздела между уровнем компонентов и уровнем систем. Кроме того, оно открыло путь для «экономичной» реализации более сложных устройств с более эффективными характеристиками.
В связи с этим особое внимание привлекает скорость, с которой происходит научно-техническая революция в области БИС и которая характеризуется законом Мура1). Все эффекты, обусловленные появлением БИС, оказывают настолько большое влияние, что даже сравнительно большие капиталовложения в научно-исследовательские работы (по отношению к производ-
1} Ежегодное удвоение степени интеграции. — Прим. реО.
1010S.64KIS.64KIОО555555О)О)16К16КОО224К4Коооо11II0,510,51
10
10
S.64K
I
S.64K
I
О
О
5
5
5
5
5
5
О)
О)
16К
16К
О
О
2
2
4К
4К
о
о
о
о
1
1
I
I
0,51
0,51
ственным задачам) вполне окупаются. Кроме того, резко возрос объем производства ИС в связи с увеличением уровня спроса, сопровождающим научно-техническую революцию. На рис. 1.1 представлены данные об изменениях уровня интеграции БИС, а также минимальной ширины их соединительных проводников в период 70—80-х гг. Данные по надежности и экономичности БИС на рис. 1.1 не приведены, однако, как показывает опыт, они также улучшаются с ростом интеграции.
1М
о
ОО§256К
О
О
1К1К1970 7274761970 72747602 $
1К
1К
1970 727476
1970 727476
-I11LJ §
788052 84 Годы
Рис. 1.1. Тенденция развития техники БИС. Черные кружки — минимальные размеры линий рисунка (мкм). Белые кружки — уровень интеграции (число бит на 1 кристалл).
В качестве факторов, обусловливающих научно-техническую революцию, можно назвать совершенствование технологии процесса изготовления ИС и совершенствование методов их проектирования. Типичным фактором первой группы является совершенствование микротехнологии. Уменьшение размеров полупроводниковых приборов позволяет одновременно добиться как улучшения характеристик ИС, формально определяемого законом пропорциональности размеров, так и улучшения их экономических показателей, связанного с уменьшением площади кристалла.
Типичным фактором второй группы являются методы машинного проектирования. С ростом уровня интеграции проектирование БИС становится неразрывно связанным или даже равнозначным проектированию систем. Другими словами, машинное проектирование, применявшееся ранее на уровне систем, используется теперь на уровне кристаллов. Вместе с тем при
проектировании СБИС требуются более совершенные методы машинного проектирования, чем при проектировании систем. В настоящее время процесс создания СБИС без использования этих методов не представляется возможным. В связи с этим во 2-м томе (под редакцией К. Киноситы и др.) специально рассматриваются вопросы проектирования БИС, причем основное внимание уделяется методам машинного проектирования. В настоящем томе эти вопросы излагаются применительно к полупроводниковым приборам, точнее полупроводниковым структурам, схемам и их топологии, а в т. 4 (под редакцией К. Киноситы и др.)—применительно к системам, т. е. к логическим схемам, функциям и методам испытаний БИС. Содержание всех этих томов в целом дает полную картину состояния развития области машинного проектирования.
Классификация СБИС
Классификация по функциям. В зависимости от функционального назначения СБИС делятся на аналоговые и цифровые. К аналоговым СБИС относятся, в частности, аналого-цифровые и цифро-аналоговые преобразователи, к цифровым — логические схемы и запоминающие устройства (ЗУ) (табл. 1.1).
Таблица 1.1. Классификация СБИС по функциям1
"Аналоговые
(в том числе аналого-цифровые иСБИС цифро-аналоговые преобразователи)
„Цифровые Логические
|_ЗУ
В реальных СБИС во многих случаях используются комбинации указанных устройств, вследствие чего разделение СБИС на основе данной классификации невозможно.
Основная масса СБИС предназначена для обработки цифровых, а не аналоговых сигналов. Это обстоятельство обусловлено тем, что СБИС более пригодны для обработки именно цифровых сигналов. Хотя для обработки цифрового сигнала требуются большее количество функциональных узлов и более широкая полоса пропускания сигнала, чем в случае аналогового сигнала, однако цифровые схемы обладают рядом преимуществ, к числу которых относя 1ся: 1) возможность построения схемы на однотипных устройствах; 2) возможность создания схем с универсальными функциями; 3) простота запоминания сигнала и т. п. В случае аналоговых сигналов, напротив, схему приходится
строить в соответствии с требуемыми от нее функциями и видом обрабатываемого сигнала.
ЯС-фильтры»ЯС-фильтры»Прецизионные L и С (фильтры на дискретных компонентах)Прецизионные R и С (фильтры на гибридных ИС)Сравнительно прецизионные С (монолитные фильтры)Имеются АЦП и ЦАП (монолитные фильтры)Прецизионные L и С (фильтры на дискретных компонентах)Прецизионные R и С (фильтры на гибридных ИС)Сравнительно прецизионные С (монолитные фильтры)Имеются АЦП и ЦАП (монолитные фильтры)Такие признаки СБИС, как характерная для них ориентация на массовое производство, возможность размещения множества элементов на одном кристалле при хороших экономических показателях, использование универсальных функций за счет органической связи со средствами программного обеспечения, типичной, например, для микропроцессоров, говорят об их выраженной близости к цифровым ИС. В качестве конкретного
ЯС-фильтры»
ЯС-фильтры»
Прецизионные L и С (фильтры на дискретных компонентах)
Прецизионные R и С (фильтры на гибридных ИС)
Сравнительно прецизионные С (монолитные фильтры)
Имеются АЦП и ЦАП (монолитные фильтры)
Прецизионные L и С (фильтры на дискретных компонентах)
Прецизионные R и С (фильтры на гибридных ИС)
Сравнительно прецизионные С (монолитные фильтры)
Имеются АЦП и ЦАП (монолитные фильтры)
Тип фильтра
Вид сигнала
Количество элементов
Примечание
Таблица 1.2. Типы и методы построения фильтров
LC-фильтрыАналоговый Малое
Цифровые фильтрыЦифровые фильтрыЦифровой БольшоеЦифровой БольшоеФильтры с переключае- » мымн конденсаторами
Цифровые фильтры
Цифровые фильтры
Цифровой Большое
Цифровой Большое
примера этого утверждения можно рассмотреть приведенные в табл. 1.2 типы и методы построения фильтров. Для построения традиционных RC- и LC-фильтров требуются прецизионные компоненты, параметры которых отвечают предъявленным к фильтрам требованиям. Ранее такие фильтры собирались на дискретных компонентах или выполнялись в виде гибридных ИС.
К настоящему времени разработка монолитных фильтров с переключаемыми конденсаторами, размещаемыми на одном кристалле, позволила улучшить экономические характеристики фильтровых структур, несмотря на большое количество входящих в их состав элементов. В связи с дальнейшим совершенствованием СБИС можно ожидать последующего снижения стоимости подобных структур за счет универсальных функций однокристальных цифровых фильтров, содержащих аналогоцифровые и цифро-аналоговые преобразователи. Таким образом, цифровые методы обработки сигналов находят в СБИС все большее и большее применение, и в предлагаемой книге проблемы машинного проектирования рассматриваются в основном применительно к цифровым СБИС.
Классификация по типу полупроводниковых приборов и схем. Классификации по типу полупроводниковых приборов и схем, которые могут быть реализованы на полупроводниковой пластине, весьма многообразны. Однако, поскольку полупроводниковые структуры, реализуемые в СБИС, — это только крем-
Таблица 1.3. Классификация кремниевых БИС в зависимости от типа полупроводниковых приборов, типа схемы и вида структуры
Тип полупроводниковых приборов
1
|Тип схемы
Вид структуры
р-канальные МОП-транзисторы п-канальные МОП-транзисторы
КМОП-транзисторы
n-канальные, работающие в режимах обогащения/обога- щения
/i-канальные, работающие в режимах обогащения/обед- нения
Объемная
КНД
Биполярные транзисторы
Семейство ЭСЛ:
ЭСЛ
низкоуровневые ЭСЛ
Семейство ТТЛ:ттлш
низкоуровневые ТТЛ высокоуровневые ТТЛ Семейство И2Л:
И2Л логические схемы на полевых транзисторах с р—//-переходами и вертикальными каналами
ЭСЛ — эмиттерно-связанные логические схемы; ТТЛ — транзисторно-транзисторные логические схел.ы; ТТЛШ — транзисторно-транзисторные логические схемы с диодами Шотки; КНД — структура типа «кремний на диэлектрике»; И2Л — интегральные инжекционные логические схемы.
ниевые биполярные и МОП-структуры, ниже речь пойдет только о них.
Биполярные структуры, как правило, характеризуются высоким быстродействием и большой потребляемой мощностью. Процесс изготовления их весьма сложен и требует применения кристаллов большой площади. В этом отношении МОП-структуры являются их противоположностью. Именно поэтому в СБИС так часто находят применение МОП-транзисторы. Говоря более строго, в тех случаях, когда требуется высокое быстродействие, т. е. функционирование на высокой частоте, применяются бипо-
лярные транзисторы, в обычных случаях, т. е. когда к схеме не предъявляется каких-либо особых требований, — МОП-транзисторы, а в тех случаях, когда нужна малая потребляемая мощность,— КМОП-транзисторы или И2Л-структуры. В Японии уже длительное время КМОП-транзисторы находят применение в электронных калькуляторах. Для того чтобы воспрепятствовать росту потребляемой мощности с увеличением уровня интеграции, во многих случаях выбирают КМОП, а не н-канальные
Рис. 1.2. Соотношения между временем задержки и потребляемой мощностью для вентиля (по данным на первую половину 80-х гг. (ПД—ИС на переходах Джозефсона; ПТ—ИС на переключателях тока).
МОП-транзисторы, хотя это и ведет к увеличению площади кристалла.
В состав СБИС могут входить самые разнообразные цифровые схемы и полупроводниковые приборы. Они классифицируются в зависимости от характеристик (быстродействия), потребляемой мощности и площади, занимаемой на кристалле (табл. 1.3 и рис. 1.2). В состав одной системы или одного кристалла могут входить полупроводниковые приборы и схемы разных типов. Однако в этом случае необходимо согласование уровней сигнала между разнотипными схемами. В цифровых схемах в качестве уровней сигналов, передаваемых между кристаллами, приняты стандартные уровни логических сигналов ТТЛ ИС. Схемы, не имеющие выхода на внешние цепи, и схемы, обеспечивающие возбуждение внешних цепей, нередко относятся к различным типам. Схемы внутренней области кристалла имеют простую структуру, работают при низком уровне логических сигналов и занимают небольшую площадь. Схемы же, предназначенные для возбуждения внешних цепей, должны обеспечивать возбуждение емкостей, обусловленных наличием
соединительных проводников между кристаллами, причем между кристаллами должно быть обеспечено согласование по уровню сигналов.
Процент выхода годных изделий и стоимость БИС
Стоимость электронных схем, входящих в состав СБИС, снижается с уменьшением размеров ее элементов. Проще говоря, стоимость кристалла пропорциональна его площади, и поэтому уменьшение размеров схемы ведет к снижению стоимости на единицу площади. Помимо площади кристалла, важным фактором, определяющим стоимость БИС, является процент выхода годных изделий. Процесс изготовления СБИС состоит из нескольких сотен тонких операций, вследствие чего даже при высоком выходе годных на каждой стадии процесса общий процент выхода годных изделий (от стадии обработки сырья до стадии готового изделия) остается довольно низким.
Процент выхода годных изделий зависит от сложности процесса изготовления, площади кристалла, условий выполнения операций, опыта персонала и т. п. С точки зрения простоты процесса изготовление МОП-транзисторов более предпочтительно, чем изготовление биполярных. Кроме того, увеличение площади кристалла приводит к снижению процента выхода годных, а также к уменьшению числа кристаллов, на которые может быть разрезана кремниевая пластина, и поэтому с понижением процента выхода годных повышается стоимость кристалла. С другой стороны, уменьшение площади кристалла, связанное с уменьшением размеров элементов схемы, приводит к уменьшению стоимости на единицу площади, несмотря на усложнение процесса. По этой причине усилия разработчиков концентрируются на совершенствовании методов микротехнологии.
Опыт разработчиков следует оценивать по так называемой кривой обучения (кривой нарастания опыта). Если по горизонтальной оси системы координат отложить (в логарифмическом масштабе) совокупный объем производства данного изделия, а по вертикальной — его стоимость, то в качестве общей тенденции, характерной для производства промышленных изделий, можно выявить тенденцию к снижению стоимости изделия при увеличении совокупного объема его производства. Эта тенденция особенно характерна для производства полупроводниковых приборов. При двукратном увеличении объема совокупного производства, по имеющимся данным, стоимость изделий падает в среднем на 30%.
Это и есть кривая обучения. При производстве полупроводниковых приборов указанное выше обстоятельство, с одной стороны, способствует развертыванию их массового производства,
а с другой — является одной из причин обостренной конкурентной борьбы в этой отрасли. Таким образом, стоимость СБИС зависит от множества факторов. До сих пор рассматривалась лишь стоимость изделий, непосредственно связанная с расходами на производство. Однако при оценке стоимости СБИС следует учитывать также первоначальные капиталовложения, необходимые в основном для проведения соответствующих научно-исследовательских и опытно-конструкторских работ. С повышением уровня сложности СБИС эти затраты резко возрастают. Если объем производства конкретного вида изделий достаточно велик, то первоначальные капиталовложения распределяются между большим количеством изделий, поэтому их влияние на стоимость отдельной СБИС оказывается очень незначительным. Однако при незначительном объеме производства влияние капиталовложений на стоимость изделия сильно возрастает, что в еще большей степени способствует ориентации на массовое производство СБИС.
Для того чтобы снизить затраты на проектирование, необходимо переходить к машинному проектированию, активно использовать прошлый опыт разработчиков и т. п.
Формы реализации СБИС
Исходя из требования ориентации на массовое производство СБИС, представляется желательным, чтобы СБИС были по мере возможности универсальными и собственно затраты на их производство составляли значительную часть их стоимости. С другой стороны, если размеры схемы, размещенной на одном кристалле, возрастают и ее сложность увеличивается, то кристалл становится структурной единицей, почти равнозначной системе в целом, а систему желательно проектировать по специальным требованиям. Другими словами, требования к СБИС противоречивы: она должна быть и универсальной и специализированной, и способы ее реализации зависят от того, какое из этих качеств превалирует.
В качестве СБИС преимущественно универсального характера можно назвать микропроцессоры и ЗУ. В этих СБИС в пределах одного кристалла реализуются функции, общие для различных систем, или же функции, которые могут быть сделаны общими. Методы проектирования и производства в большой степени определяются технологией СБИС. СБИС этого типа изготавливаются крупными сериями, имеют низкую стоимость (в пересчете на одну функцию), и их сбыт происходит в условиях жесткой конкуренции.
Вместе с тем требования к универсальным изделиям не всегда совпадают с требованиями к системе и во многих случаях
необходимо использовать изделия, специально спроектированные для данной системы. Такие СБИС называются специальными, или заказными.
В зависимости от способа реализации заказные СБИС делятся на собственно заказные и полузаказные. Проектирование собственно заказных СБИС каждый раз производится заново. Следовательно, можно ожидать, что затраты на производство таких СБИС, компонуемых на кристаллах малой площади, обладающих хорошими характеристиками и вполне отвечающих системным требованиям, окажутся вполне удовлетворительными. Однако этапы их проектирования и экспериментального изготовления характеризуются очень высокой трудоемкостью и соответственно большими затратами времени. Полузаказные СБИС более просты в изготовлении; начальные этапы их технологии являются общими, а последующие этапы — различными. К числу СБИС этой группы относятся вентильные матрицы, ПЛМ, ПЗУ и т. п. ПЗУ реализует функцию долговременной памяти и в сочетании с микропроцессором может реализовать функции, требуемые от системы в целом. ПЛМ, как известно, несколько напоминает ПЗУ, но в ней производят специализацию исходной структуры с регулярным расположением логических вентилей. Структуры ПЗУ и ПЛМ формируют вплоть до соединительных проводников, а затем производят надлежащие соединения в точках пересечения этих проводников. С другой стороны, изготовление вентильных и транзисторных матриц предусматривает проведение общих технологических процессов вплоть до этапа формирования полупроводниковых приборов на кристалле, а затем формирование надлежащих соединений между ними. В любом случае проектирование подобных полузаказных СБИС, хотя и характеризуется небольшим числом степеней свободы, предполагает незначительные первоначальные капиталовложения, и период от завершения процесса проектирования до получения готовых изделий сравнительно невелик. Ввиду регулярного характера структуры ее проектирование может вестись машинными методами, т. с. с применением ЭВМ. С другой стороны, проектирование заказных СБИС позволяет получить гораздо лучшие результаты, чем проектирование полузаказных, в первую очередь в отношении электрических характеристик схемы, площади кристалла и т. п. Однако время проектирования при этом возрастает и к методам машинного проектирования СБИС предъявляются более высокие требования. В табл. 1.4 указаны некоторые особенности СБИС, обусловленные их специализацией.
Способ реализации СБИС обычно выбирают в соответствии с назначением устройства, в котором она будет применена. Исходя лишь из соображений стоимости, можно считать, что 2—51
На уровне среднихНа уровне среднихСредниеСредниеВысокиеВысокие
На уровне средних
На уровне средних
Средние
Средние
Высокие
Высокие
Таблица L4. Методы специализации СБИС
Классы СБИС
Метод специализации
Возможность использования существующих приборов. Длительность периода проектирования
Стоимость
Технические характеристики
Универсальные В микропроцессорах — с ис-Возможно использование Низкая стоимость сред- СБИС (микро-пользованиемсредствсуществующих полупро-ств аппаратного обес-
процессоры ипрограммногообеспече-водннковых приборовпечения.
т. п.)нняСредства программногоЗначительные затраты на
обеспечения — индивиду- средства программно- альныего обеспечения
Первоначгль- Стоимость ные затраты производства
Полузаказные Общий процесс — до уров-Возможность быстрого из-Низкие Средняя ПЛМ, ПЗУ ня соединительных про- готовленияъ
водников Специализация — за счет соединений в точках пересечения
Транзисторные Размещение транзисторов — матрицыстандартноеv
Вентильные Специализация на уровне матрицымежсоединений
ЗаказныеСпециализация — с уровня Длительный период прое; Высокие Низкая
размещения транзисторов тирования и создания опытных образцов
при больших объемах производства этого устройства наиболее эффективно проектировать собственно заказные БИС с малой площадью кристалла, при средних объемах — полузаказные БИС, характеризующиеся низкими первоначальными затратами, а при малых объемах более низкие стоимостные показатели будут получены при использовании стандартных потребительских БИС. Однако это чисто теоретические соображения, и на практике решение принимается в целом с учетом и других показателей, а не только стоимости. Так, например, один из методов организации производства предполагает использование на первом этапе производства данного изделия (в целях ускорения его создания) стандартных БИС, а затем по достижении заданного объема производства — полузаказных и заказных БИС. Такой подход, видимо, можно считать вполне целесообразным с точки зрения как стоимости, так и времени проектирования.
Методы проектирования СБИС
Общие сведения о проектировании СБИС
Как было указано выше, на практике используются различные методы построения СБИС, и соответственно существуют различные методы их проектирования. Однако в любом случае процесс проектирования можно разделить на электрическое и физическое проектирование. К электрическому проектированию относятся функциональное проектирование СБИС, логическое проектирование, проектирование схем и частично полупроводниковых приборов. Физическое же проектирование имеет целью решение проблем, относящихся к микроструктуре СБИС; это в основном— проектирование ее топологии, т. е. размещения пол\проводниковых приборов, трассировки и т. п. В эпоху проектирования изделий на дискретных компонентах физического проектирования не существовало; вопросы физического проектирования относились к технике монтажа. Однако при разработке СБИС проблемы их электрического и физического проектирования тесно соприкасаются, и физическое проектирование является фак- юром, определяющим техническую эффективность и стоимость СБИС, ввиду чего без знания его проблематики разработка СБИС становится невозможной.
Самой первой проблемой, отличающей электрическое проектирование СБИС от проектирования сисмем на дискретных компонентах. являются жесткие требования к бездефектности проектирования. В системах на дискретных компонентах исправление ошибки возможно путем замены компонентов или коррек-
тировки способа соединения между ними в уже готовом изделии, что и делается на практике. В случае же СБИС обнаружение и исправление ошибки в уже готовом изделии требуют значительных усилий разработчиков и затрат времени, ввиду чего необходимым становится применение высокоэффективных методик и средств проектирования, исключающих ошибки при проектировании.
Далее, при проектировании СБИС накладываются ограничения на число их внешних выводов (разд. 1.3). Кроме того, поскольку проверка внутренних узлов СБИС со стороны ее внешних выводов затруднена, а собственные функции СБИС весьма сложны, необходимо, чтобы СБИС имела простую схемную структуру, облегчающую ее проверку, чтобы в ней была предусмотрена функция самоконтроля и т. п. На эти обстоятельства следует обратить внимание также и с точки зрения оптимальной структуры СБИС; исследования в данном направлении продолжаются.
При физическом проектировании СБИС имеют место некоторые специфические проблемы. Физическое, как и электрическое проектирование СБИС, должно быть «бездефектным». Кроме того, способы размещения узлов и трассировка межсоединений непосредственно связаны с электрическими характеристиками и площадью кристалла. В общем случае физическое проектирование СБИС — более сложный процесс, чем ее электрическое проектирование. Отметим, что в этой сфере начинают применяться методы машинного проектирования, эффективность которых связана с опытом и знаниями разработчика.
И при электрическом, и при физическом проектировании сложную СБИС, содержащую несколько сотен тысяч полупроводниковых приборов, очевидно, нельзя рассматривать в качестве одноуровневой структуры. И с функциональной, и с эксплуатационной точки зрения она может быть разделена на несколько уровней, причем способ ее разделения на электрические уровни не обязательно должен совпадать со способом ее разделения на физические уровни. Однако основой и электрического и физического проектирования СБИС является проектирование полупроводниковых приборов. Отметим, что проектирование полупроводниковых приборов необходимо производить совместно с разработкой соответствующих технологических процессов. В этом смысле проектирование полупроводниковых приборов является основой машинного проектирования СБИС. Эти вопросы рассмотрены в т. 1 данной серии, а также в гл. 2 предлагаемой книги. Вопросы классификации и уровней проектирования рассмотрены в гл. 3 и 4.
Способы представления и описания информации, связанной с процессом проектирования
Существует несколько способов представления и описания информации, связанной с процессом проектирования СБИС. Традиционные способы описания информации, связанной с электрическим проектированием, — это принципиальные и логические схемы. Более абстрактными средствами являются описания функций или режимов работы СБИС. Наиболее конкретную информацию несут топологические схемы. При наличии этих схем и технологических карт процесс физического проектирования СБИС может быть полностью описан (табл. 1.5). Укажем, что
Таблица 1.5. Способы описания информации связанной с проектированием СБИС
Классификация
Содержание
Языковое описание
Проектная документация
Электрическое проектирование
Физическое проектирование
Описание на функциональном уровне Описание связей
Функциональные схемы
Логические схемы
Принципиальные электрические схемы
Символическая топология Топология
символическая топология, упоминаемая в табл. 1.5 — это в сущности схема, на которой показано только размещение компонентов в пределах СБИС без привязки к физическим размерам этих компонентов (разд. 4.5).
Ни одна отдельно взятая форма описания информации из перечисленных в табл. 1.5 не может быть использована для того, чтобы охарактеризовать СБИС с достаточной точностью. Так, например, ориентируясь на логические схемы, не следует забывать, что СБИС содержит множество электрических узлов, а каждый узел — множество полупроводниковых приборов. Топологические же схемы — в их первоначальном виде не могут быть увязаны с функциями СБИС.
Для того чтобы проектирование СБИС успешно завершилось, необходимо точно описать СБИС в целом, а для этого в свою очередь необходимо определить и хранить в памяти зависимости между содержимым представления и описания (табл. 1.5), с одной стороны, и данными об уровнях СБИС — с другой (например, о том, в виде какой схемы выполнен дан-
Hbiii логически!! вентиль). Эю позволяет переходить от описания высокого уровня к описанию более низкого уровня (например, от описания на логическом уровне к описанию на схемном уровне), и наоборот. Для этого содержимому записей придаются имена, и для их хранения необходима база данных.
Процедуру проектирования можно упростить, выбрав язык, который может быть использован применительно к описаниям на всех уровнях. Как было отмечено выше, основная часть операции при проектировании связана с обеспечением соединений между отдельными полупроводниковыми приборами и схемами. Следовательно, в качестве языка проектирования необходимо выбирать такой, который облегчает описание информации о соединениях (или связях). Если компонентам каждого уровня СБИС, т. е. полупроводниковым приборам, схемам, функциональным блокам и т. п., присвоены определенные имена и соединения между ними описаны, то это позволяет практически полностью отобразить СБИС в целом.
Описание на языке физического проектирования более сложно. Кроме того, поскольку подробное описание топологии требуется не всегда, во многих случаях или останавливаются на способе представления типа символической топологии или же» регистрируя только необходимые элементы структуры, тесно связанные с представлением процесса электрического проектирования, строят полную структуру.
Как было отмечено ранее, при электрическом проектировании СБИС процесс проектирования разделяют на соответствующие уровни, в результате чего, выбрав надлежащий общий язык и обеспечив соответствующую базу данных, представляется возможным упростить процесс проектирования.
Объединив результаты физического и электрического проектирования, осуществляют отображение (или накопление) данных проектирования.
Машинное проектирование
Для различных облаете!! электрического и физического проектирования разработаны некоторые способы и средства, призванные облегчить процесс проектирования. Однако ни один из этих способов не может быть применен в рамках процесса проектирования в целом, а используется лишь как вспомогательное средство при проектировании соответствующих уровне!) СБИС с некоторым «перекрытием» по отношению к другим уровням
Из средств электрического проектирования можно назвать программы для проектирования функциональных схем (с обнаружением и исправлением ошибки), программы для проектирования логических схем, программы для проектирования элек-
трических принципиальных схем (с цепями синхронизации) и программы для проектирования полупроводниковых приборов. Более подробно эти вопросы рассмотрены в последующих главах данной книги, а также в т. 4 («Проектирование СБИС» под редакцией К. Киноситы).
Программы машинного физического проектирования несколько различаются в зависимости от способа практической реализации СБИС. В этом случае, как и в случае электрического проектирования, СБИС, содержащая несколько десятков тысяч вентилей, делится на несколько уровней, например на уровень вентилей, уровень ячеек (несколько десятков вентилей), уровень функциональных блоков (несколько сотен вентилей и более). Для -утих уровней известны соответствующие алгоритмы и соответствующие программы, и пользователю достаточно выбрать из них наиболее подходящие для его целей. Известны также так называемые программы верификации, позволяющие проверить, соответствует ли топология заложенным при проектировании базисным данным, и программы, позволяющие, наоборот, переходить от уже готовой топологии к логическим схемам. Эти программы необходимы для контроля результатов проектирования, в особенности при проектировании ручными методами.
Одной из причин, обусловливающих сложность проектирования СБИС, является проблема взаимовлияния физических факторов и электрических харамеристик схемы. Так, например, наличие паразитных емкостей соединительных проводников приводит к временной задержке сигналов и искажениям их формы и создает такие эффемы, непредсказуемые по результатам электрического проектирования, как «состязания», «риски», искажение формы и запаздывание синхронизирующих импульсов и т. п. Поэтому при завершении процесса проектирования результаты электрического проектирования необходимо проверять с учетом действия физических факторов (например, паразитных емкостей). Для этого используются программы, позволяющие оценить влияние указанных факторов. Поскольку процесс физического проектирования весьма сложен и требует от разработчика значительных усилий, чрезвычайно большую роль в этой области могла бы сыграть полная автоматизация проектирования. Однако, как показывает сравнение результатов автоматического и ручного проектирования, в настоящее время автоматическое проектирование позволяет существенно сократить временные затраты на разработку СБИС, но дает значительно худшие результаты в отношении уровня интеграции и площади кристалла. Физическое проектирование имеет ряд аспектов, зависящих от индивидуальных особенное гей разработчика, и машинное проектирование с участием последнего оказывается более эффективным, чем полная автоматизация процесса.
В области средств аппаратного обеспечения проектирования большое значение имеют устройства графической обработки, используемые при проектировании топологии. Они находят применение для контроля при автоматическом проектировании и как вспомогательные средства при ручном. При автоматическом проектировании разработчик, пользуясь экраном дисплея, корректирует результаты, в любое время вмешиваясь в ход проектирования. Известны также и специальные системы проектирования, однако здесь они рассматриваться не будут.
Процесс проектирования
При проектировании того или иного вида устройств в первую очередь должен быть решен вопрос о том, будет ли оно выполнено на традиционных дискретных компонентах с применением ИС и БИС, с применением СБИС или же на основе сочетания указанных подходов. Способы реализации аппаратуры довольно разнообразны (рис. 1.3). Выбор конкретного способа зависит от множества факторов, в частности технических характеристик, стоимости, времени проектирования и т. п.
Характеристикиустройства —Характеристикиустройства —Функции Размеры Потребляемая мощность Надежность Стоимость Время разработки Ожидаемый о объем производства . Срок службыФункции Размеры Потребляемая мощность Надежность Стоимость Время разработки Ожидаемый о объем производства . Срок службыу—Дискретные компоненты ИС.БИСа^ Универсальные рыночные СБИСо- Полу заказные СБИС
Характеристикиустройства —
Характеристикиустройства —
Функции Размеры Потребляемая мощность Надежность Стоимость Время разработки Ожидаемый о объем производства . Срок службы
Функции Размеры Потребляемая мощность Надежность Стоимость Время разработки Ожидаемый о объем производства . Срок службы
Заказные СБИС
Комбинации указанных выше компонентов
Рис. 1.3. Выбор компонентов.
В частности, 1) стоимость кристалла в сильной степени зависит от ожидаемого уровня производства (подразд. 4); 2) стоимость устройства складывается из множества факторов: стоимости не только активных, но и прочих компонентов, стоимости источников питания, магнитных элементов, количества сборочных операций, затрат на контрольные и другие операции. Кроме того, 3) весьма важными факторами являются время проектирования изделия и стабильность его поставок.
Допустим, что данное устройство решено выполнять на СБИС. Во многих случаях оно не может быть размещено на од-
ном кристалле и тогда прибегают к разделению схемы и компоновке устройства на нескольких кристаллах. При этом, естественно, учитываются такие факторы, как количество вентилей, размещаемых на кристалле, количество внешних выводов, длина критического пути и т. п. При использовании готовых универсальных СБИС типа микропроцессоров соответствующие периферийные узлы приходится проектировать заново, однако такой подход ведет к ограничениям на количество внешних выводов и затрудняет повышение уровня интеграции, так что в конечном итоге приходится довольствоваться применением готовых ИС и СПС.
В случае универсальных и полузаказных СБИС целесообразно ознакомиться с характеристиками имеющихся на рынке полупроводниковых приборов и прочих компонентов. Вопросы выбора заказных схем уже были освещены. Следует только иметь в виду необходимость возмещения первоначальных затрат.
В любом из рассмотренных случаев к проектированию СБИС приступают после того, как точно установлены ее функции и определены реализующие их схемы, подлежащие компоновке на кристалле. В случае ПЗУ, ПЛМ и вентильных матриц тип базовых полупроводниковых приборов и схем уже определен; они расположены на поверхности кристалла регулярно, и поэтому операции при проектировании сводятся к распределению вентилей и формированию межсоединений, а также рисунка контрольных цепей. Отметим, что на этапе определения компонуемых на поверхности кристалла схем необходимо обеспечить простое условие контроля СБИС.
Проектирование заказных СБИС отличается очень большой сложностью. Как и в случае полузаказных СБИС, в этом случае для компонуемых на поверхности кристалла схем производят тщательную проверку (с учетом обеспечения простых условий контроля), а также моделирование их режимов. В первую очередь производят электрическое проектирование, а затем плотную компоновку узлов на поверхности кристалла. При этом соответствующие операции разделяют на несколько стадий. На первой стадии производят разбиение на функциональные блоки, определяют размеры каждого блока и устанавливают его положение на поверхности кристалла. Эта стадия называется стадией составления базового плана кристалла. В дальнейшем в зависимости от конкретных обстоятельств производится соответствующая детализация, т. е. определяется топология кристалла. В заключение результаты, полученные на каждой стадии, суммируются, и проектирование СБИС в целом на этом завершается.
Как следует из изложенного выше, при проектировании заказных СБИС в ряде случаев процесс проектирования ведут»
прогнозируя влияние некоторых временно нс установленных факторов. Согласно упомянутому выше методу, при проектировании СБИС исходят из общей концепции, постепенно переходят к расчету все более и более мелких деталей, и этот метод называется методом проектирования «сверху вниз». Так, например, если с использованием этого метода на поверхности кристалла определены области расположения каждого функционального блока, то необходимые размеры каждой области определяют исходя из оценок для еще не проведенного этапа. Метод же проектирования, согласно которому разработчик, исходя из геометрии отдельных схем, постепенно доходит до уровня СБИС в целом, наоборот, называется методом проектирования <снизу вверх». В этом случае составление архитектурного плана необязательно, и проектирование ведут таким образом, чтобы суммарная площадь узлов СБИС была оптимальной. Отметим, что при использовании и того и другого из названных методов возможны ситуации, в которых по окончании «первичного» процесса проектирования с целью оптимизации его результатов приходится проводить «вторичное» проектирование. Разработчик, обладающий достаточным опытом, может прийти к оптимальным результатам достаточно быстро.
Если уже известная топология может быть без изменений использована па части площади кристалла проектируемой СБИС, это может привести к очень существенному сокращению времени проектирования. Информация о параметрах СБИС с отработанной топологией, естественно, должна накапливаться, образуя, так сказать, опорный фонд разработчика.
В дальнейшем методика проектирования заказных СБИС с высоким уровнем интеграции, основанная на использовании только одного из названных методов, будет применяться все реже и реже, и для каждой части кристалла, видимо будут использоваться оптимальные типы топологии. Так, например, в тех областях поверхности заказного кристалла, которые в дальнейшем могут подвергнуться модификации, могут быть применены методы проектирования полузаказных СБИС (ПЛМ и т. п.), в тех областях, площадь которых должна быть сокращена, — методы ручного проектирования, а в остальных — методы создания топологии, характерные для универсальных ЗУ и процессоров.
Таким образом, все более необходимым становится создание больших информационных фондов, учитывающих опыт, накопленный при использовании различных методов проектирования, а также создание средств проектирования с широкой областью применения.
Проектирование полупроводниковых приборов как основы СБИС и соответствующих базовых схем должно быть заверше-
но до этапа электрического и физического проектирования. При проектировании весьма важно не только правильно компоновать полупроводниковые приборы и схемы, но и учитывать число разветвлений по входу и выходу, вид рабочих характеристик узла с учетом длины соединительных проводников и т. п.
Сборка
Методы сборки
Сборкой называется совокупность технических операций, используемых при компоновке электронных схем из кремниевых кристаллов.
Эти операции должны приводить к следующим результатам.
Защита компонентов от внешних воздействий. Эти операции должны обеспечивать защиту компонентов от механических вибраций и ударов, проникновения влаги, радиационных эффектов и т. п., а также приводить к созданию простых в эксплуатации блоков.
Обеспечение соединений между компонентами при заданных ограничениях. К ограничениям относятся предельные значения времени задержки сигнала, обусловленной наличием паразитных емкостей и индуктивностей, а также реальной длиной соединительных проводников, предельные значения уровня шумов, связанных с наводками между проводниками и т. п.
Обеспечение работы компонентов в заданном интервале температур. Требование, изложенное в п. 1, относится непосредственно к компонентам. Температурный же режим обеспечивается исходя из конструкции устройства в целом.
Процедура сборки должна обеспечивать условия для проведения работ по обслуживанию, проверке и ремонтных работ, а также простоту в обращении с блоком и простоту его эксплуатации.
Требование п. 1 относится к блокам, допускающим непосредственный монтаж кремниевых кристаллов. Такие блоки будем называть блоками первого уровня. Требование п. 2 относится к блокам второго уровня, т. е. к структуре, которая состоит из ряда блоков первого уровня и обеспечивас! соединения между ними. Примером такой структуры являются хорошо известные печатные платы.
Требование п. 3 относится к устройству в целом. Отметим, что с ростом уровня интеграции СБИС при более плотной их компоновке в блоке возрастает уровень тепловыделения на единицу объема. Если одновременно не предусмотрены соответствующие средства теплоизлучения, т. е. не предусмотрена способ-
ность к предотвращению перегрева кристалла, то предельная температура, при которой обеспечивается нормальный режим кристалла, будет превзойдена. Ранее, как правило, использовались системы принудительного воздушного охлаждения, а в настоящее время в некоторых случаях применяют более эффективные системы охлаждения — водяные и гелиевые.
Как было указано выше, сборка — это совокупность операций по электрическому и физическому соединению компонентов и монтажу устройства в целом. При использовании дискретных компонентов затраты на сборку в ряде случаев превосходят стоимость самих компонентов, из которых монтируется устройство. В эпоху техники ИС/БИС основные функциональные узлы устройства с соответствующими межсоединениями размещаются на кристаллах, ввиду чего относительное значение стоимости сборки стоимости готового изделия имеет тенденцию к понижению. Однако в больших системах, требующих применения значительного количества кристаллов, с целью обеспечения надлежащей эффективности системы путем решения, в частности, проблемы отвода тепла используются особо эффективные методы сборки.
При выполнении системы на дискретных компонентах корпус самих компонентов обеспечивает защиту расположенной на кристалле схемы и имеет выводы для ее соединения с внешними цепями; проводники печатных плат обеспечивают соединения между компонентами; охлаждение обеспечивается вентилятором, т. е. имеет место разделение функций разных уровней. В БИС основная часть соединительных проводников проходит на поверхности кристалла, и вопрос о разделении функций стоит несколько иначе, а при использовании некоторых новых методов сборки ситуация изменяется еще более существенно.
При использовании метода ленточного носителя монтажник не оперирует с отдельно взятыми кремниевыми кристаллами — эти кристаллы монтируются на ленточном носителе, на котором методом трафаретной печати нанесены соответствующие выводы. В процессе сборки часть ленты с кристаллом автоматически отрезается от остальной части носителя и устанавливается в заданной точке керамической платы. В этом случае ленточный носитель играет роль подложки (блока) первого уровня, на которой смонтирован кристалл. Усовершенствовав этот метод, на ленте можно сформировать (трафаретной печатью) межсоединения для размещаемых на кристалле узлов. Такой подход весьма эффективен в тех случаях, когда устройство состоит из одного или небольшого количества кристаллов. В этом случае ленточный носитель является подложкой и для кристаллов и для соединяющих их проводников, т. е. объединяет в себе функции блоков первого и второго уровня.
При использовании метода столбиковых выводов эти выводы, сформированные из припоя на поверхности кристалла, электрически и механически соединяются с керамической платой. Кристалл и плата охлаждаются гелием или водой. Преимуществом данного метода является то, что он позволяет вывести с поверхности кристалла значительное количество входных и выходных выводов.
Вместе с тем оба рассмотренных метода не предусматривают наличия у кристалла защищающего его корпуса. Однако, покрыв поверхность защитной пленкой, ее таким образом можно предохранить от воздействия влаги или же защитить от внешних воздействий вместе с изделием в целом.
Проектирование блоков
Блоки первого уровня. Блок (корпус), в котором непосредственно монтируется кремниевый кристалл, должен 1) иметь форму, удобную с точки зрения обращения с кристаллом и его проверки; 2) защищать кристалл от механических воздействий и быть герметичным для исключения влияния влажности; 3) иметь электрические выводы для обеспечения соединений с внешними цепями; 4) обеспечивать возможность отвода тепла. Требования (1) и (2) предъявлялись и к традиционным ИС. В случае СБИС в связи с увеличением у кристалла количества выводов ставятся новые задачи.
Для цифровых схем зависимость между количеством входных и выходных выводов, требуемых для обеспечения соединения схемы с внешними цепями, и количеством вентилей, входящих в состав схемы, определяется правилом Рента:
P = KGr,
где Р— количество выводов схемы; G — количество вентилей; К—количество выводов вентиля; г — постоянная.
Правило Рента позволяет оценить количество выводов отдельных схем, на которые разделена большая система. Отметим, что соотношение между количеством выводов для системы в целом и количеством вентилей оказывается несколько меньшим, чем вычисленное по приведенной выше формуле. График, построенный для схем различной сложности, приведен на рис. 1.4.
По мере развития микроэлектроники количество вентилей, которые могут быть размещены на поверхности кремниевого кристалла, имеют тенденцию к увеличению. Вместе с тем плотность размещения и ширина соединительных проводников на печатных платах ввиду технологических трудностей не могут быть существенно изменены. Таким образом, одной из задач, решаемых при использовании блоков первого уровня, является согласование количества входных и выходных выводов на поверх-
ности кристалла, возрастающего в соответствии с правилом Рента, с трассировкой точек монтажной сетки в блоках второго уровня.
На периферии кристалла СБИС обычно располагаются контактные площадки и схемы для возбуждения внешних емкостей; эти контактные площадки соединяются с выводами корпуса специальными проводниками. Конструкция корпуса обычно предусматривает традиционное двухрядное расположение выводов
Рис. 1.4. Соотношение между количеством внешних выводов и количеством вентилей в БИС. Черные кружки — величины, относящиеся к системе (двойной кружок), разделенной на отдельные кристаллы; белые кружки соответствуют различным микропроцессорам.
(до 40), т. е. выводы располагаются по бокам корпуса в два ряда (корпус типа DIP). При увеличении количества выводов в корпусах такого типа возникают некоторые проблемы, связанные с прочностью, площадью, занимаемой выводами, и индуктивностью соединительных проводников, и поэтому в этих случаях используют корпуса с многорядным (например, четырехрядным) расположением выводов или же корпуса со штырьковыми выводами, расположение выводов которых имеет форму квадрата и соответствует интервалу (2,54 мм) сетки печатной платы.
Увеличить количество выводов позволяет также применение кристаллодержателей с шагом между выводами 1,27 мм. В этом случае кристаллодержатели обычно монтируются на печатных платах.
При проектировании корпусов указанных выше типов особенное внимание следует обратить на вопросы отвода тепла и паразитных индуктивностей. Если в системе предусмотрено принудительное воздушное охлаждение, то разместив на корпусе ребра теплоотвода, можно снизить тепловое сопротивление меж-
ду кристаллом и средой, в которую он помещен. С увеличением размеров корпуса индуктивность межсоединений возраст ас г. Особенно дестабилизирующее влияние на работу СБИС оказывают индуктивности проводников, соединенных с источником питания и «землей», и поэтому величину этих индуктивностей стремятся уменьшить, используя достаточно большое количествовнешних выводов. Рассмотренные выше методы ленточного носителя и столбиковых выводов наиболее желательны с точки зрения минимизации индуктивности проводников на участках монтажа до кристалла. Вместе с тем при их использовании особое внимание следует обращать на проблемы отвода тепла от поверхности кристалла.
Блоки второго уровня. Объединение корпусов блоков первого уровня позволяет перейти к блокам второго уровня. Ранее, в эпоху печатных плат основная часть межсоединений приходилась на эти платы. Теперь же в эпоху СБИС значительная часть межсоединений реализуется в пределах кристалла. Однако по мере увеличения количества выводов СБИС и уменьшения объема устройства в целом требования к плотности межсоединений в модулях второго уровня (на единицу площади), напротив, возрастают. Поскольку геометрические параметры проводников в блоке (их ширину и расстояние между ними) существенно изменить нельзя, требования по повышению плотности монтажа приходится удовлетворять, увеличивая число слоев монтажа до нескольких десятков.
Диаграммы рис. 1.5 относятся к гипотетической системе, содержащей 1 млн. вентилей, и представляют собой результаты расчета количества соединительных проводников при реализации этой системы посредством обычных ИС, СИС и БИС. При ее реализации посредством СБИС основная часть соединительных проводников содержится в пределах кристаллов. Количество блоков второго уровня (печатных плат) в этом случае резко сокращается, и вместе с тем возрастает количество соединительных проводников, приходящихся на одну плату. Различия в общем количестве соединительных проводников объясняются тем, что если один проводник проходит в разных слоях, то он. считается как отдельная единица в каждом слое.
Подложки для многослойных печатных плат (модулей второго уровня) во многих случаях изготавливают на базе стекло- эпоксидных компаундов. Платы, на которых кристаллы монтируются по методу ленточного носителя или по методу столбиковых выводов, выполняются в виде многослойных керамических. В любом из этих случаев электрическое соединение монтажных слоев обеспечивается посредством сквозных отверстий. Таким образом, требования к точности расположения проводников в каждом слое достаточно жесткие. При использовании ке-
рамических плат следует иметь в виду возможность изменения их размеров при обжиге, а также учитывать величину собственного сопротивления материала, используемого для формирования проводников. Ширину проводников необходимо задавать так, чтобы всегда была обеспечена стабильная подача питания на схемы. Одним из преимуществ керамических плат является их хорошая теплопроводность; отвод тепла от кристалла осуществляется через плату. В качестве одного из примеров узлов
Рис. 15. Оценка количества соединительных проводников. В скобках — коли чество печатных плат и объединительных плат.
с высокоплотной компоновкой, соответствующей требованиям техники СБИС, можно назвать термопроводящий модуль ТСМ, в котором отвод тепла осуществляется посредством металлических штырьков, припаянных к плате и к обратной стороне кристалла.
Общие проблемы сборки аппаратуры
Стоимость сборки составляет значительную часть стоимости аппаратуры традиционного типа, а технология сборки является весьма важным фактором, определяющим задержку передачи сигналов в аппаратуре, и поэтому при решении круга задач по улучшению стоимостных показателей аппаратуры, в особенности аппаратуры с высоким уровнем интеграции, задачу оптимизации сборки следует рассматривать как ключевую. Так, например, в аппаратуре, выполненной на БИС, 1/3 задержки сигнала приходится на соединительные проводники в кристаллах, 1/3— на соединительные проводники на печатных платах и 1/3 — на
соединительные проводники между печатными платами. Если стоимость реализации межсоединений в кристалле принять равной 1, то стоимость реализации межсоединений в платах будет равна 10, а между печатными платами—100. Отсюда можно сделать вывод, что оптимальным методом улучшения стоимостных показателей аппаратуры является перенесение основной части межсоединений на уровень кристаллов за счет повышения уровня интеграции их схем. Однако повышение уровня интеграции схем, компонуемых на кристаллах, сопровождается еще большим увеличением относительной площади, занимаемой на кристалле монтажом, и приводит к увеличению площади кристалла и повышению его стоимости. Кроме того, повышение уровня интеграции СБИС связано с обострением проблемы отвода тепла от кристалла, и в еще большей степени повышает его стоимость ввиду необходимости охлаждения аппаратуры.
Исходя из изложенного выше, можно заключить, что для улучшения стоимостных показателей аппаратуры необходимо в комплексе проанализировать такие проблемы, как проектирование логических схем, компонуемых на кристалле, трассировка соединительных проводников, проектирование средств отвода тепла и т. п.
Оптимальный расчет для случая ИС выполнен с учетом таких их параметров, как быстродействие логических схем, потребляемая мощность, объем блока, методы отвода тепла и т. д. Если количество тепла, выделяемого в единице объема, постоянно, то для группы логических схем с постоянным произведением tPd (время задержки на передачу) X Рс (потребляемая мощность) существует оптимальный режим, в котором быстродействие системы максимально, и схемы, обладающие достаточным быстродействием как отдельно взятые функциональные единицы, не обязательно будут столь же эффективными в рамках системы. Проблемы проектирования СБИС достаточно сложны. Ситуация осложняется еще тем, что значительная часть проблем, относящихся к проектированию систем, трансформируется в проектирование на уровне кремниевых кристаллов. Опуская подробности, можно утверждать, что эффективными средствами улучшения стоимостных показателей аппаратуры, не приводящими одновременно к слишком жестким требованиям к процессу сборки, являются 1) применение логических схем с малыми значениями tpd и tpdXPc\ 2) повышение уровня интеграции СБИС без существенного увеличения относительной площади, занимаемой на кристалле соединительными проводниками; 3) логическое разделение размещенных на кристалле схем с целью выявления критического пути и сокращение длины путей сигнала между кристаллами; 4) повышение эффективности способов отвода тепла.
2
D
Базовые схемы
На первый взгляд кристалл БИС представляется весьма сложной системой схем, в которой очень большое количество элементов (транзисторов, резисторов, конденсаторов и т. п.) соединено между собой посредством многослойного монтажа. Однако внутри кристалла, как правило, содержится регулярная совокупность сравнительно простых базовых схем. Хотя эти базовые схемы выполняют одинаковые логические функции, способы изготовления биполярных БИС и МОП-БИС существенно различаются. Кроме того, с ростом уровня интеграции БИС все в большей степени приходится считаться с тем, что проводники, соединяющие элементы, сами имеют резистивные и емкостные паразитные составляющие. В первой части данной главы с этой точки зрения рассматриваются базовые элементы с соответствующими межсоединениями и их характеристики, а во второй — по отдельности для МОП-ИС и биполярных ИС — схемы, построенные на основе комбинаций базовых элементов.
Базовые элементы и их характеристики
Межсоединения
Среди различного рода задержек сигнала, определяющих быстродействие БИС, с уменьшением размеров ее элементов значительную роль начинает играть задержка в межсоединениях. В идеальном случае назначение проводника состоит в том, чтобы обеспечить равенство потенциалов в двух или более точках. Однако в структурах со сравнительно малой площадью, например в БИС, это требование выполняется только приближенно, что объясняется наличием у проводников сопротивления, пара-
зитной емкости и паразитной индуктивности. На рис. 2.1 показаны две типичные для БИС формы соединительных проводников. На рис. 2.1, а представлено поперечное сечение проводника мик- рополосковой линии, изолированного диэлектриком, а на рис. 2.1,6 — сечение проводника, образованного диффузионным слоем с изоляцией за счет рл-перехода. В данном разделе будут рассмотрены модели для расчета прохождения сигнала в проводниках с такой геометрией, а также методика расчета параметров необходимых для этого эквивалентных схем.
Проводник
‘Диэлектрик‘ДиэлектрикКремниевая подложкаКремниевая подложкаааДиэлектрикп*(р*)Кремниевая подложка(с р- или п-проводи-мостью)6Диэлектрикп*(р*)Кремниевая подложка(с р- или п-проводи-мостью)6
‘Диэлектрик
‘Диэлектрик
Кремниевая подложка
Кремниевая подложка
а
а
Диэлектрикп*(р*)Кремниевая подложка(с р- или п-проводи-мостью)
6
Диэлектрикп*(р*)Кремниевая подложка(с р- или п-проводи-мостью)
6
Рис. 2.1. Сечения соединительных проводников, а — проводник с диэлектрической изоляцией; б — проводник с изоляцией за счет рп-перехода.
Эквивалентные схемы. Для обеих структур, показанных на рис. 2.1, методика расчета характеристик передачи сигнала аналогична методике, применяемой в случае микрополосковых линий. Вместе с тем здесь имеет место ряд обстоятельств, на которые должно быть обращено особое внимание. Действительно, межсоединения в БИС имеют не только прямолинейную, но и криволинейную геометрию, сопротивление межсоединений зависит от удельного сопротивления материала проводников, причем их активная составляющая играет большую роль по сравнению с индуктивной. При наличии паразитной емкости (рис. 2.1,6) характеристики оказываются нелинейными; проводники во многих случаях оказываются нагруженными отнюдь не на характеристическое сопротивление, а на несогласованную нагрузку.
В первую очередь рассмотрим модель линии передачи с распределенными /?С-постоянными, являющуюся средством оценки основополагающей характеристики передачи сигнала. Модель линии передачи с распределенными ЯС-постоянными позволяет представлять такого рода линии эквивалентной схемой с распределенными последовательными сопротивлениями и параллельными емкостями (рис. 2.2,а). На рис. 2.2,6 показан способ представления схемы рис. 2.2, а в символах, отображающих распределенный характер постоянных. Через Д и С на рис. 2.2,6
обозначены последовательное сопротивление и паразитная параллельная емкость линии в целом.
Уравнения, характеризующие работу линии с распределенными ЛС-постоянными, аналогичны уравнениям, описывающим процессы диффузии и теплопроводности.
Обозначив сопротивление и емкость, приходящиеся на единицу длины линии, через Ro и Со соответственно, можно записать
-^-^оСо^=°, (2.1)
где у — напряжение в линии в точке х в момент времени t.
Рис. 2.2. Модель линии передачи с распределенными ЛС-постояннымп. а — представление в виде лестничной PC-линии; б — представление в виде схемы с распределенными /?С-постоянными.Рис. 2.2. Модель линии передачи с распределенными ЛС-постояннымп. а — представление в виде лестничной PC-линии; б — представление в виде схемы с распределенными /?С-постоянными.
Рис. 2.2. Модель линии передачи с распределенными ЛС-постояннымп. а — представление в виде лестничной PC-линии; б — представление в виде схемы с распределенными /?С-постоянными.
Рис. 2.2. Модель линии передачи с распределенными ЛС-постояннымп. а — представление в виде лестничной PC-линии; б — представление в виде схемы с распределенными /?С-постоянными.
Иногда уравнение (2.1) называют уравнением диффузии, и поэтому уравнение задержки сигнала в линии с распределенными /?С-постоянными по аналогии также называется уравнением диффузии.
Решив уравнение, описывающее отклик линии рис. 2.2 на входное воздействие при холостом ходе на выходе (в частотной области), получаем, что
А (/ш) = sec (VltoRCY(2.2)
Соответствующий отклик на ступенчатое (единичное) воздействие можно представить в следующем виде:
«вых (0 =1 --7 5 4^e-№nW л/21"wc-(2-3)
п=0
Реально достаточно точное приближение можно получить, ограничившись несколькими первыми членами выражения (2.3). Аппроксимировав выражение (2.2) с использованием произведения конечного числа сомножителей, для отклика на ступенчатое воздействие получим выражение
А (/со) ^
1
4RC\(xt+ /“-7-111 + /“
ARC9л2
^1 + /®
ARC \ 25л2 /
(2.4)
откуда может быть получено следующее приближенное соотношение:
УВых(0^ 1,0— \Д72е-№*1^ ^оаЭЗ^9”2'/4^) —
— 0,023е-(^л2'^^(2.5)
Для оценки характеристики передачи сигнала собственно в проводнике можно использовать аналитические решения типа (2.3) или (2.5) и соответствующие приближенные формулы. Однако при анализе сложных схем, содержащих и другие элементы, желательно использовать приближенное представление линии посредством эквивалентной схемы с сосредоточенными постоянными. Дело в тем, что в моделирующих схемах программы, которые, как правило, находят применение при проектировании БИС, нередко рассматриваются только элементы со сосредоточенными постоянными. Для этого обычно производят переход от линии с распределенными /?С-постоянными к лестничной /?С-схеме, состоящей из нескольких звеньев (рис. 2.3). Количество звеньев схемы определяется как компромисс между требованиями к необходимой точности и к простоте и легкости вычислений. Достаточным можно считать такое количество звеньев, при котором погрешность расчета постоянной времени RC каждого звена отличается не более чем на 10% от времени задержки соответствующего участка реальной линии.
Примеры отклика линии при различном количестве звеньев представлены на рис. 2.4.
Для материалов, применяемых для изготовления проводников и имеющих высокую температуру плавления, рассмотренная выше /?С-модель линии во многих случаях оказывается вполне достаточной. Однако металлы с низкой температурой плавления нередко имеют низкое удельное сопротивление, и на время задержки в проводнике начинает оказывать влияние индуктивность линии. На рис. 2.5 показан пример Т-образного звена, содержащего также и индуктивность. Если полное сопротивление LC-линии, определяемое как ^LfC, значительно меньше R, а время задержки в АС-линии, определяемое как УАС, значительно меньше постоянной времени RC, т. е. при условии, что на выходе не происходит выбросов напряжения, наличие индуктивности А не приводит к слишком большим отклонениям времени задержки от среднего значения и обусловливает сокращение времени нарастания (рис. 2.6). Это также означает, что влияние индуктивности линии будет меняться, например, в зависимости от значения порогового напряжения подключенного к ней транзистора и особое значение необходимо придавать более точной оценке времени задержки.
оо
fc=£’ Rr^i)
видевидеРис. 2.3. Представление схемы с распределенными /?С-постоянными многозвенной схемы с конечным числом звеньев.
виде
виде
Рис. 2.4. Временные характеристики многозвенных лестничных схем.
Рис. 2.5. Модель Т-образного звена с учетом индуктивности проводников.Рис. 2.5. Модель Т-образного звена с учетом индуктивности проводников.ОВремяОВремя
Рис. 2.5. Модель Т-образного звена с учетом индуктивности проводников.
Рис. 2.5. Модель Т-образного звена с учетом индуктивности проводников.
ОВремя
ОВремя
Рис. 2.6. Влияние индуктивности проводника на форму отклика.
iiРис. 2.7. Геометрические параметры проводника.Рис. 2.7. Геометрические параметры проводника.Параметры эквивалентной схемы. Теперь рассмотрим методику расчета значений последовательного сопротивления, а также паразитных индуктивности и емкости линии исходя из размеров и формы проводника. Сопротивление проводника, показанного на рис. 2.1, а, может быть рассчитано непосредственно, исходя из его геометрических параметров и сопротивления материала, из которого он изготовлен, по следующей формуле (рис. 2.7):
i
i
Рис. 2.7. Геометрические параметры проводника.
Рис. 2.7. Геометрические параметры проводника.
R = pl/tW,(2.6)
где р — удельное сопротивление материала; R— последовательное сопротивление. Отметим, что удельное сопротивление р в значительной мере зависит от толщины пленки t и условий ее форми
рования. В табл. 2.1 приведены значения удельного сопротивления и температуры плавления для некоторых материалов, из которых могут быть изготовлены проводники ИС.
Целесообразно отметить, что материалы с низким удельным сопротивлением, отличающиеся хорошей технологичностью, —
Таблица 2.1. Сравнение величин удельного сопротивления для некоторых типичных материалов, используемых для изготовления полупроводников
МатериалМатериалУдельное сопро-тивление(объемный ма-териал), мкОм • смУдельное сопро-тивление(объемный ма-териал), мкОм • смУдельное сопро-тивление (пле-ночный матери-ал), мкОм*смУдельное сопро-тивление (пле-ночный матери-ал), мкОм*смТемператураплавления, °CТемператураплавления, °C
Материал
Материал
Удельное сопро-тивление(объемный ма-териал), мкОм • см
Удельное сопро-тивление(объемный ма-териал), мкОм • см
Удельное сопро-тивление (пле-ночный матери-ал), мкОм*см
Удельное сопро-тивление (пле-ночный матери-ал), мкОм*см
Температураплавления, °C
Температураплавления, °C
6602610 3410 2050 2165 14106602610 3410 2050 2165 1410
660
2610 3410 2050 2165 1410
660
2610 3410 2050 2165 1410
А12,263
Au2,04
Мо5,010
W5,510
MoSiO221,640
WSiO212,530
Поликристалличе- 250500
ский кремний1)
') Параметры в значительной степени зависят от условий выращивания.
это не обязательно материалы с высокой температурой плавления, находящие применение при изготовлении БИС. Сечение проводника, образованного диффузионным слоем (рис. 2.1,6), нельзя считать прямоугольным, и, кроме того, концентрация примеси распределена в его сечении по некоторому закону, ввиду чего формула (2.6) неприменима для оценки его сопротивле-
ния. Вместе с тем распределение примеси по глубине, т. е. в конечном итоге распределение значения удельного сопротивления, определяется условиями изготовления проводника, и, поскольку длина проводника / практически имеет очень слабую корреляцию с его шириной U7, его сопротивление в данном случае можно приближенно рассчитать по следующей формуле:
r = o^\VY (2.7)
где о — поверхностное сопротивление, соответствующее величине р// в формуле (2.6).
Геометрическими параметрами, юторые инженер, проектирующий БИС, может выбирать свиюдно, нередко являются только I и W, и расчет сопротивления для структуры рис. 2.1, а часто производят с использованием значения удельного сопротивления, как это делается при расчете по формуле (2.7).
Наиболее простой метод расчета паразитной емкости проводника, исходя из его геометрических параметров (рис. 2.7), предусматривает использование «модели конденсатора с плоскопараллельными пластинами». В этом случае емкость можно рассчитать по следующей формуле:
Срр=ЧгД№\ (2.8) где ео — диэлектрическая проницаемость вакуума; ег — относительная диэлектрическая проницаемость диэлектрика; h — расстояние до «противолежащего» электрода.
В качестве диэлектрика в БИС широко применяются SiO2 и Si3N4, а «противолежащим» электродом нередко служит сама кремниевая пластина. Для того чтобы формула (2.8) давала достаточную степень точности, величины h и t должны быть значительно меньше W и I. Однако по мере развития технологии БИС, с одной стороны, в целом наблюдается уменьшение размеров W и /, а с другой — не происходит сокращения размеров h и t, что обусловлено допустимыми пределами пробивного напряжения диэлектрика и понижения сопротивления проводников. Поэтому применительно к современным БИС формулу (2.8) нельзя считать достаточно точной и полученные по ней величины должны корректироваться с учетом краевых эффектов. Строго говоря, оценивать емкость необходимо с привлечением численных методов расчета распределения электрического поля. Соответствующие поправочные кривые, рассчитанные в работе Рюли и др., приведены на рис. 2.8. В проводниках, например имеющих размеры / = й=1 мкм и Z»U/=2 мкм, появляются паразитные емкости, приблизительно в 2—3 раза большие, чем рассчитанные по формуле (2.8).
Среди квазианалитических методов расчета паразитных емкостей и индуктивностей также известны методы, разработан-
Рис. 2.8. Кривые коррекции для модели конденсатора в виде двух плоскопа^- раллельных пластин, а — тонкие проводники; в — толстые проводники; г — тонкий диэлектрик.
ные для случая микрополосковых линий. Для проводника с сечением, показанным па рис. 2.9, упомянутые параметры могут быть рассчитаны по следующим приближенным формулам:
С Е; Eq /С Е; Eq /г гL ^охг гL ^ох4-2,42 — 0,44 -^ +fl^Y1, Г x>4-2,42 — 0,44 -^ +fl^Y1, Г x>(.2.9)(.2.9)LLV^I2лV^I2л8hWIF "*" 4Л8hWIF "*" 4Л
С Е; Eq /
С Е; Eq /
г г
L ^ох
г г
L ^ох
4-2,42 — 0,44 -^ +fl^Y1, Г x>
4-2,42 — 0,44 -^ +fl^Y1, Г x>
(.2.9)
(.2.9)
L
L
V^I2л
V^I2л
8hW
IF "*" 4Л
8hW
IF "*" 4Л
В данном случае следует обратить внимание на то, что как элемент, формирующий паразитную емкость, кремниевая пластина ведет себя подобно заземленному электроду, а при ее оценке в качестве элемента, формирующего паразитную индуктивность, ее нельзя считать проводником. Это объясняется тем, что толщина кремниевой пластины (0,1—100 Ом-см) меньше эффективной глубины действия скин-эффекта (для длин волн сигналов, передаваемых по проводникам в БИС).Для структуры рис. 2.1,6 паразитная емкость — это емкость рл-перехода, ввиду чего данная емкость зависит от напряжения,В данном случае следует обратить внимание на то, что как элемент, формирующий паразитную емкость, кремниевая пластина ведет себя подобно заземленному электроду, а при ее оценке в качестве элемента, формирующего паразитную индуктивность, ее нельзя считать проводником. Это объясняется тем, что толщина кремниевой пластины (0,1—100 Ом-см) меньше эффективной глубины действия скин-эффекта (для длин волн сигналов, передаваемых по проводникам в БИС).Для структуры рис. 2.1,6 паразитная емкость — это емкость рл-перехода, ввиду чего данная емкость зависит от напряжения,ПроводникПроводникДиэлектрикТДиэлектрикТКремниевая пластина |77777777777777777777777777.Кремниевая пластина |77777777777777777777777777.„Земля “„Земля “причем эта зависимость соответствует распределению примесей в области перехода, поэтому анализ в данном случае весьма сложен. Точный расчет характеристик схемы производится путем их моделирования с помощью ЭВМ. Однако с увеличением удельного сопротивления диффузионного слоя эффективностьпричем эта зависимость соответствует распределению примесей в области перехода, поэтому анализ в данном случае весьма сложен. Точный расчет характеристик схемы производится путем их моделирования с помощью ЭВМ. Однако с увеличением удельного сопротивления диффузионного слоя эффективностьРис. 2.9. Геометрические параметры для расчета паразитных L, С с использованием модели микрополосковой линии.Рис. 2.9. Геометрические параметры для расчета паразитных L, С с использованием модели микрополосковой линии.такого подхода точно длинных шается.Для случаятакого подхода точно длинных шается.Для случаяпри анализе доста- проводников умень-рл-перехода в форпри анализе доста- проводников умень-рл-перехода в формуле, соответствующей формуле(2.8), вместо h используется значение толщины обедненногомуле, соответствующей формуле(2.8), вместо h используется значение толщины обедненногослоя; аппроксимируя переход в виде ступенчатой структуры, емкость можно рассчитать по следующей формуле:слоя; аппроксимируя переход в виде ступенчатой структуры, емкость можно рассчитать по следующей формуле:C=IWC=IWNa ND \ NA + ND )Na ND \ NA + ND )(У-HY1'2,(У-HY1'2,(2.10)(2.10)
В данном случае следует обратить внимание на то, что как элемент, формирующий паразитную емкость, кремниевая пластина ведет себя подобно заземленному электроду, а при ее оценке в качестве элемента, формирующего паразитную индуктивность, ее нельзя считать проводником. Это объясняется тем, что толщина кремниевой пластины (0,1—100 Ом-см) меньше эффективной глубины действия скин-эффекта (для длин волн сигналов, передаваемых по проводникам в БИС).
Для структуры рис. 2.1,6 паразитная емкость — это емкость рл-перехода, ввиду чего данная емкость зависит от напряжения,
В данном случае следует обратить внимание на то, что как элемент, формирующий паразитную емкость, кремниевая пластина ведет себя подобно заземленному электроду, а при ее оценке в качестве элемента, формирующего паразитную индуктивность, ее нельзя считать проводником. Это объясняется тем, что толщина кремниевой пластины (0,1—100 Ом-см) меньше эффективной глубины действия скин-эффекта (для длин волн сигналов, передаваемых по проводникам в БИС).
Для структуры рис. 2.1,6 паразитная емкость — это емкость рл-перехода, ввиду чего данная емкость зависит от напряжения,
Проводник
Проводник
Диэлектрик
Т
Диэлектрик
Т
Кремниевая пластина |
77777777777777777777777777.
Кремниевая пластина |
77777777777777777777777777.
„Земля “
„Земля “
причем эта зависимость соответствует распределению примесей в области перехода, поэтому анализ в данном случае весьма сложен. Точный расчет характеристик схемы производится путем их моделирования с помощью ЭВМ. Однако с увеличением удельного сопротивления диффузионного слоя эффективность
причем эта зависимость соответствует распределению примесей в области перехода, поэтому анализ в данном случае весьма сложен. Точный расчет характеристик схемы производится путем их моделирования с помощью ЭВМ. Однако с увеличением удельного сопротивления диффузионного слоя эффективность
Рис. 2.9. Геометрические параметры для расчета паразитных L, С с использованием модели микрополосковой линии.
Рис. 2.9. Геометрические параметры для расчета паразитных L, С с использованием модели микрополосковой линии.
такого подхода точно длинных шается.
Для случая
такого подхода точно длинных шается.
Для случая
при анализе доста- проводников умень-
рл-перехода в фор
при анализе доста- проводников умень-
рл-перехода в фор
муле, соответствующей формуле
(2.8), вместо h используется значение толщины обедненного
муле, соответствующей формуле
(2.8), вместо h используется значение толщины обедненного
слоя; аппроксимируя переход в виде ступенчатой структуры, емкость можно рассчитать по следующей формуле:
слоя; аппроксимируя переход в виде ступенчатой структуры, емкость можно рассчитать по следующей формуле:
C=IW
C=IW
Na ND \ NA + ND )
Na ND \ NA + ND )
(У-HY1'2,
(У-HY1'2,
(2.10)
(2.10)
где esi — относительная диэлектрическая проницаемость кремния; q— суммарный заряд; Na, Nd— концентрация примесей в полупроводнике с р- и «-проводимостью соответственно.
Параметр ф — так называемый потенциал диффузии — определяется следующим уравнением:
Ф = №)1п(А/л^/п2а, (2.11)
где к — постоянная Больцмана; Т — абсолютная температура; п, — концентрация примеси в собственном полупроводнике.
Итак, выше были рассмотрены модель передачи сигнала в проводнике и методы расчета параметров соответствующей эквивалентной схемы.
В будущем следует ожидать внедрения ряда новых технологических способов изготовления проводников, направленных на дальнейшее сокращение размеров БИС. В качестве одного из примеров в этой связи можно назвать применение двухслойных
структур с использованием силицида, позволяющих понизить сопротивление диффузионного слоя. Контактные окна для проводников, располагающихся в двух и более слоях, также имеют определенное электрическое сопротивление, и это оказывает значительное влияние на характеристики БИС. Электрические параметры трудно определить так же четко, как параметры материала проводника, и, кроме того, они в сильной степени зависят от условий изготовления структуры. Однако если условия изготовления, являющиеся базисными при проектировании БИС, определены, то указанные электрические параметры могут быть оценены экспериментально, причем при этой оценке могут быть учтены также и модели сопротивления проводников и их паразитных емкостей.
Полевые транзисторы
Активные элементы, применяемые в БИС, подразделяются на полевые транзисторы, которые рассматриваются в данном разделе, и биполярные транзисторы, которые будут рассмотрены в следующем. В то время как работа биполярного транзистора определяется носителями двух видов (электроны — основные носители, дырки — неосновные), работа полевого транзистора в основном определяется только носителями одного вида (основными носителями). Поэтому полевые транзисторы иногда называют униполярными.
Электрические рабочие характеристики полевых транзисторов можно оценить, взяв в качестве эквивалентной нелинейную схему «управляемого напряжением источника тока», в которой ток, проходящий между истоком и стоком, управляется посредством напряжения, приложенного к затвору (управляющему электроду). В зависимости от структуры затвора полевые транзисторы классифицируются на транзисторы с изолированным затвором и на транзисторы с ри-переходом.
В БИС широкое применение находят полевые транзисторы с изолированным затвором. Вместе с тем на первом этапе развития техники БИС в качестве материала затвора в этих транзисторах использовался металл, в качестве диэлектрика — окисел, а в качестве материала пластины — полупроводник, и потому эти транзисторы часто называют полевыми МОП-транзисторами (рис. 2.10). В современных полевых транзисторах с изолированным затвором, помимо металла, используется также полупроводник (поликристаллический кремний). Однако и такие транзисторы также называются полевыми. В структурном отношении области истока и стока полевого транзистора, изображенного на рис. 2.10, аналогичны и их наименования в основном определяются назначением и режимом работы. Область, присоеди-
ненную к источнику и заземленному проводнику, обычно называют истоком, хотя нередко полной определенности здесь нет. Области истока и стока, с одной стороны, и подложка, с другой— выполнены из полупроводниковых материалов с противоположным типом проводимости, и транзисторы с подложкой из полупроводника p-типа называют р-канальнымн МОП-транзисторами, а транзисторы с подложкой из полупроводника п-ти- па — /i-канальными. Полупроводниковый материал, из которого выполнены области истока и стока, — это сильно легированный полупроводник /z-типа (обозначается как п^ или сильно легированный полупроводник p-типа (р+). Использование этих полу-
ЗатворЗатворИзоляция затвораИзоляция затвораПолупроводниковая подложка р(п)Полупроводниковая подложка р(п)проводниковых материалов обеспечивает хороший электрический (химический) контакт с металлическими проводниками. В п- и р-канальных МОП- транзисторах используются полупроводниковые материалы с взаимно обратной проводимостью. В электрическом отношении их можно называть
Затвор
Затвор
Изоляция затвора
Изоляция затвора
Полупроводниковая подложка р(п)
Полупроводниковая подложка р(п)
Рис. 2.10. Структура полевого МОП- «взаимно-дополняющими», т. е. транзистора.работающими при взаимно об
ратных по направлению токах и напряжениях. С точки зрения других (электрических) характеристик, т. е. помимо типов проводимости, они отличаются тем, что /z-канальные МОП-транзисторы, в которых носителями заряда являются электроны, характеризуются приблизительно в 3 раза более высокой управляемостью по току, чем р-каналь- ные МОП-транзисторы, в которых носителями являются дырки. Это обстоятельство объясняется различием в подвижности носителей; поэтому в БИС предпочтительнее применять п-каналь- ные МОП-транзисторы.
Модель полевого МОП-транзистора. Принцип работы канального МОП-транзистора можно пояснить с помощью модели, показанной на рис. 2.11. Напряжения, приложенные к четырем выводам транзистора, т. е. к выводам истока (S), стока (О), затвора (G) и подложки (В), обозначены через VGs (напряжение затвора), VDs (напряжение стока), VBs (напряжение подложки); напряжение истока считается опорным. Обычно напряжение Vss выбирается таким образом, чтобы к /zp-переходу (исток— подложка) было приложено обратное смещение. Принцип работы полевого МОП-транзистора состоит в том, что ток lDs, проходящий между стоком и затвором, управляется напряжением. Этот принцип иллюстрируется рис. 2.12 для различных
значений высоты потенциального барьера (по отношению к электронам, которые являются носителями в данном случае). В сущности на рис. 2.12 представлены одномерные распределения потенциала в плоскостях сечения х и у, ориентация которых показана на рис. 2.11. (Потенциальный барьер изображен по отношению к энергии электронов, и направление вверх соответствует увеличению отрицательного потенциала.) Как показано на рис. 2.12, в диапазоне, в котором напряжение затвора Vgs меньше некоторого напряжения Vt, непосредственно под затвором (область канала) имеет место высокий потенциальный
Рис. 2 11. Рабочие напряжения в n-канальном полевом МОП-транзисторе.
барьер, что обусловлено влиянием напряжения затвора и собственного падения напряжения на /г+р-переходе, и электроны области базы (на рисунке помечены кружками) не могут дрейфовать к области стока. Когда напряжение Vgs становится близким по величине к V?, высота потенциального барьера становится сравнимой с тем значением тепловой энергии, которую имеют электроны, находящиеся в области истока, и хотя вероятность этого события невысока, электроны начинают двигаться к области стока. Когда напряжение Vgs начинает превышать Гт, высота потенциального барьера существенно снижается и по направлению к стоку начинает перемещаться значительное количество электронов. Таким образом, падение напряжения, обусловленное этим током, определяет его величину.
Как следует из приведенного выше весьма наглядного объяснения, в полевых МОП-транзисторах напряжение затвора имеет некое граничное значение, и в зависимости от того, превышает ли оно это значение или нет, в транзисторе будет (или не будет) проходить ток стока Ids. Граничное напряжение VT называется пороговым напряжением полевого МОП-транзистора. Отметим, что вследствие тепловых флуктуаций энергии электронов ток очень малой величины будет проходить через транзистор даже
(Сечение по у) (^sX
(Сечение по х)
56 О
Диэлектрическая пленка
^GS<0
^GS^^T
^GS=»
Рис. 2.12. Высота потенциального барьера в зависимости от величины Vos при Vss—0; разность работ выхода затвора и пластины считается равной 0.
при условии Vgs<.Vt. Этот ток называется «предпороговым». Величина предпорогового тока определяется той вероятностью, с которой уровень тепловых флуктуаций может превышать потенциальный барьер в области канала, и поэтому этот ток почти пропорционален экспоненциальной функции вида eqVGslkT от Vos и резко падает при уменьшении Vos. (Здесь q — суммарный заряд, к — постоянная Больцмана, Т — абсолютная температура.) Напротив, в области Vgs*>Vt под влиянием заряда электронов в области канала высота барьера не снижается пропор-
ционально Vos. Дело в том, что из условия нейтрализации заряда вытекает необходимость существования электронов с эквивалентным зарядом —Co*(Vos—Vr), где Со* — статическая емкость, обусловленная наличием диэлектрической пленки в области затвора. Возможность перемещения этих электронов зависит от напряженности поля и величины сопротивления в области канала в направлении исток — сток, что приводит к формированию тока, почти пропорционального разности (VCs—Vr).
На рис. 2.13 в качестве при
Рис. 2.13. Вольт-амперные характеристики л-канального полевого МОП- транзистора.Рис. 2.13. Вольт-амперные характеристики л-канального полевого МОП- транзистора.мера приведены типичные вольт-амперные характеристики п-канального полевого МОП-транзистора. К числу типовых методов анализа относится метод, основанный на применении модели «постепенного» канала. -Согласно этому методу, область канала от истока до стока разделяется, как показано на рис. 2.14, пунктиром, на достаточно тонкие элементы, каждый из которых рассматривается как МОП-диод.
Рис. 2.13. Вольт-амперные характеристики л-канального полевого МОП- транзистора.
Рис. 2.13. Вольт-амперные характеристики л-канального полевого МОП- транзистора.
Исходя из условий непре-
рывности тока, создаваемого
электрическим полем, обусловленным градиентом потенциала в направлении исток — сток, и концентрацией носителей, создаваемых в МОП-диодах, и выбирая в качестве параметра потенциал на граничных поверхностях элементов МОП-структуры, для случая малых Vos выражение для тока (в линейной области)
можно записать в следующем виде:
1 DSek^ex^i^ {[^GS—^FB—2ф£—(Vys/2)] Vqs
—2/ЗК [(2V/,4-Vds-Vbs)»/2_(2Vf-Vbs)»/2]},(2.12)
K-V2q4e.NKICw
тде W, L — ширина и длина области канала от истока до стока (рис. 2.14); р — подвижность носителей; Со*— статическая емкость, приходящаяся на единицу площади диэлектрической пленки затвора; ео — диэлектрическая проницаемость вакуума; es — относительная диэлектрическая проницаемость материала подложки; Na — концентрация примеси в материале подложки; 2фр — собственная разность потенциалов на рп-переходе источник-подложка; Vfb — напряжение плоского участка характеристики, определяемое постоянным зарядом в диэлектрической
пленке затвора и разностью значений работы выхода для полупроводникового материала подложки и для металла затвора.
Считая Vos в выражении (2.12) достаточно малым, применив разложение в ряд и отбросив члены высших порядков, можно получить
Ids = №ох W/L) (VGS-VT-i/2VDS)VDS,(2.13)
Vt = Vfb4- 2^)^-|- К V 2<Pf ^bs-(2.14)
Из выражения (2.13) следует, что при положительных значениях Vos в области Vgs^Vt ток Ids не может быть положи-
Рис. 2.14. Модель «постепенного» канала (канал с л-проводимостью).
тельным. Это означает, что ток через транзистор не проходит. Напряжение Vr — пороговое напряжение, о котором уже говорилось ранее. Далее, при условии, что
Vds = ^s- ^F-VFBW^ (1 -
1 + [4 IVgs-VfB-VbsW\Y (2.15) из выражения (2.12) можно найти, что проводимость затвора будет равна dlDsldVDs = O. Фактически при напряжении между стоком и истоком, превышающем это значение Vds. ток Ids будет почти постоянным, т. е. транзистор работает в области насыщения. Если условие (2.15) выполняется, то концентрация носителей в канале на самой границе области стока (в модели постепенного канала) будет равна нулю. Этот эффект называется отсечкой канала. Если, после того как канал перешел в режим отсечки, напряжение Vds продолжает повышаться, то в транзисторе наблюдается эффект продвижения обедненного слоя в направлении от стока к истоку и эффективная длина канала сокращается (рис. 2.15). Обозначив напряжение Vds» при котором происходит отсечка, через Унас, эффективную длину ка-
нала можно оценить по приближенному соотношению:
1ЭФФ = £ -/2е0 ss (.Vos-V^/qNA.(2.16)
Ток Ids определяется как
Ids = /нас №фф) = VU-№ У^У^У^Ю (2.17)
где /нас — ТОК при Yds = Унас.
Согласно выражению (2.17), можно предполагать, что по достижении напряжением Vds некоторого значения ток Ids вырождается. Это означает, что обедненный слой, первоначально воз-
Рис. 2.15. Влияние сокращения эффективной длины канала после отсечки1.
никающий в области стока, достигает области истока и транзистор уже не работает в обычном для него полевом режиме. Этот режим называется режимом прокола (смыкания). Напряжение, при котором происходит переход в этот режим (напряжение прокола), с большей степенью точности можно оценить на основе модели, учитывающей двумерные эффекты. Расчет с помощью модели постепенного канала не может обеспечить достаточную точность. В режиме, близком к режиму прокола, напряженность электрического поля в канале, как правило, возрастает; в транзисторе возникает эффект умножения, создаваемый лавиной электронов, и обусловленный этим эффектом ток Ids существенно возрастает.
Для моделирования полевого МОП-транзистора с еще большей степенью точности необходимо учитывать, что подвижность носителей, которая считалась постоянной в выражении (2.12), на самом деле зависит от напряженности электрического поля. Эффект зависимости состоит в том, что с ростом напряжений Vgs и Vds напряженность электрического поля в канале возрастает, а подвижность носителей уменьшается. В частности, в пределах, в которых применима модель постепенного канала, влия-
ние электрического поля в вертикальном направлении, обусловленное напряжением Vcs, интенсифицируется, и подвижность носителей можно оценить с помощью следующих эмпирических соотношений:
Н=Но/(1+Д ^=[ln(l+x)]p0/x0, x = tyGS—VT^V0, (2.18) где Vo — параметр, характеризующий степень снижения подвижности носителей.
Для современных полевых МОП-транзисторов в связи с наличием двумерных пространственных эффектов значение напряжения Vt не может быть оценено по выражению (2.14) с достаточной степенью точности, и во многих случаях в него необходимо вводить поправочные члены. Величину этих поправочных членов в конечном итоге приходится получать путем моделирования полупроводниковых приборов, исследования характеристик экспериментальных полупроводниковых приборов и т. п.
Эквивалентные схемы полевых МОП-транзисторов. При проектировании БИС необходимо знать не только характеристики полевых МОП-транзисторов по постоянному току, но и их эквивалентные схемы по переменному току. Области стока и истока полевых МОП-транзисторов, как правило, представляют собой диффузионные слои. ри-Переходы между этими слоями и подложкой имеют паразитные емкости. Кроме того, с целью минимизации эффекта прокола канала в современных полевых МОП-транзисторах, выполняемых средствами микротехнологии, толщина стокового и истокового переходов делается очень небольшой, и паразитное последовательное сопротивление, обусловленное сопротивлением диффузионного слоя от контактных отверстий до области канала, оказывает весьма существенное влияние на характеристики транзистора. Вместе с тем электрод затвора образует МОП-диод по отношению к подложке, в результате чего относительно подложки существует сравнительно большая емкость. Поскольку электрод затвора расположен очень близко к областям истока и стока, между ним и этими областями также существуют статические емкости. В зависимости от режима работы транзистора через ри-переходы исток — подложка и сток — подложка проходит прямой ток той или иной величины. Эквивалентная схема и-канального полевого МОП-транзистора, содержащая указанные паразитные элементы, приведена на рис. 2.16. В данном случае источник тока Ids — это источник тока, управляемый напряжением, величина которого определяется выражениями (2.12), (2.17). Диоды DDb и Dsb отображают ри-переходы между истоком, затвором и подложкой. Наличие конденсаторов в эквивалентной схеме было объяснено выше. Необходимо иметь в виду, что эти элементы —
Рис. 2.16. Эквивалентная схема д-канального полевого МОП-транзистора.Рис. 2.16. Эквивалентная схема д-канального полевого МОП-транзистора.
Рис. 2.16. Эквивалентная схема д-канального полевого МОП-транзистора.
Рис. 2.16. Эквивалентная схема д-канального полевого МОП-транзистора.
нелинейные, т. е. имеют параметры, зависимые от напряжения.. Так, например, Сов — не просто емкость между затвором и подложкой и Со* — не просто статическая емкость диэлектрической* пленки затвора; они представляют собой нелинейные элементы, отображающие влияние емкости обедненного слоя в области канала. Однако в некоторых случаях, если требуемая точность анализа невысока, их можно рассматривать как линейные конденсаторы с усредненным значением емкости. Эквивалентная, схема, показанная на рис. 2.16, используется при анализе схем с применением моделирующей программы (гл. 3).
Рис. 2.17. Структура полевого транзистора с рл-переходом.
Прочие типы полевых транзисторов. Полевой функциональный элемент, как правило, выполняется в виде МОП-транзистора. Однако, помимо полевых МОП-транзисторов, известны и некоторые другие модификации полевых МОП-элементов. Так, например, на рис. 2.17 представлен продольный разрез л-ка- нального полевого МОП-транзистора, область затвора которого выполнена в виде рл-перехода. В таких структурах ширина
обедненного слоя зависит от напряжения затвора, что в свою очередь влияет на активную проводимость канала. Это позволяет легко изготавливать полевые транзисторы, работающие в режиме обеднения (или «нормально открытые», т. е. Ids#=0 при Vgs = 0). Вместе с тем на основе полевых МОП-структур, управляя величиной Vfb, легко получить как нормально открытые, так и «нормально закрытые» транзисторы (транзисторы, работающие в режиме обогащения). Заменив в таких структурах рп-переход на металл-полупроводниковый переход Шотки, можно получить так называемые полевые транзисторы с затвором Шотки. Их рабочие характеристики аналогичны характеристикам полевых МОП-транзисторов с рп-переходом. Модифициро-
Рис. 2 18. МОП-структура с V-образ ной канавкой.Рис. 2 18. МОП-структура с V-образ ной канавкой.Рис. 2.19. Структура полевого транзистора с рп-переходом и вертикальным каналом.Рис. 2.19. Структура полевого транзистора с рп-переходом и вертикальным каналом.
Рис. 2 18. МОП-структура с V-образ ной канавкой.
Рис. 2 18. МОП-структура с V-образ ной канавкой.
Рис. 2.19. Структура полевого транзистора с рп-переходом и вертикальным каналом.
Рис. 2.19. Структура полевого транзистора с рп-переходом и вертикальным каналом.
вав структуру полевого МОП-транзистора и полевого транзистора с рп-переходом, можно получить УМОП-транзистор и полевой транзистор с рп-переходом и вертикальным каналом (рис. 2.18, 2.19).
На рис. 2.20 представлена классификация полевых транзисторов и показаны их изображения на схемах.
Биполярные транзисторы
Структура и особенности биполярных транзисторов. Наряду с полевыми транзисторами в технике БИС в качестве активных элементов находят применение биполярные транзисторы. На рис. 2.21 в качестве примера представлены разрез и вид сверху планарного биполярного транзистора с традиционной изоляцией и за счет рп-переходов. Особенностью биполярных транзисторов является то, что в них в отличие от полевых МОП-транзисторов ток проходит в основном в направлении, перпендикулярном плоскости подложки, и основной рабочей областью является область, показанная на рис. 2.21 (в разрезе) пунктиром. В увеличенном масштабе структура биполярного
„Нормально открь транзисторы (р п-канальные / ^^и”»
полевые мол-, транзисторых
в
Полевые '
МОП-транзисторы
9D '.Нормальнозакрытые" транзисторы (режим очн-ов обеднения)Ъ
Полевые транзисторы
р-канальные полевые мол- транзисторы
Нормально открытые11 транзисторы
„Нормально закрытые u транзисторы
Полевые транзисторы / с рп-лереходом \ (в т.ч. полевые транзис\ торы с затвором Шотки)\ х р-канальные полевые моп-транзис- торы с рп -переходом
G<
w
Рис. 2.20. Типы полевых транзисторов и их обозначения на схемах.
база (В) Эмиттер (Е) Коллектор (О
Р' Подложка (S)
Рис. 2.21. Разрез и вид сверху планарного биполярного транзистора.
транзистора показана на рис. 2.22. В модели рис. 2.22 ток проходит в поперечном направлении. На рис. 2.23 изображена диаграмма энергетических зон биполярного транзистора.
Неравномерность потенциала в области базы обусловлена влиянием внутреннего электрического поля, связанным с неравномерностью распределения примесей в области базы. Области эмиттера и коллектора на рис. 2.21 формируются методами тепловой диффузии примесей и инжекции ионов, и поэтому плотность примесей в них, как правило, неоднородна. Сравнивая кривые рис. 2.23 с кривыми распределения поверхностного по^
Рис. 2.22. Одномерная модель биполярного транзистора.Рис. 2.22. Одномерная модель биполярного транзистора.Эмиттер база КоллекторЭмиттер база КоллекторРис. 2.23. Энергетические зоны в биполярном транзисторе.Рис. 2.23. Энергетические зоны в биполярном транзисторе.
Рис. 2.22. Одномерная модель биполярного транзистора.
Рис. 2.22. Одномерная модель биполярного транзистора.
Эмиттер база Коллектор
Эмиттер база Коллектор
Рис. 2.23. Энергетические зоны в биполярном транзисторе.
Рис. 2.23. Энергетические зоны в биполярном транзисторе.
тенциала в полевом МОП-транзисторе (рис. 2.12), легко заметить, что они обладают некоторым сходством. Общим для них, в частности, является то, что управление током в обеих структурах осуществляется путем управления высотой потенциального' барьера по отношению к потенциалу носителей, поступающих из области источника или эмиттера. Вместе с тем следует учитывать, что распределение на рис. 2.12 относится к потенциалу, действующему в чрезвычайно тонкой области (канале) на границе между диэлектрической пленкой затвора и полупроводником, а кривые на рис. 2.23 характеризуют распределение потенциала на всем протяжении структуры биполярного транзистора на рис. 2.22. Кроме того, в полевых МОП-транзисторах ток имеет поверхностный, а в биполярных транзисторах — объемный характер, вследствие чего для обеспечения одного и того же тока его плотности должны в этом случае отличаться на несколько порядков. И наоборот, способность к возбуждению тока в биполярном транзисторе на несколько порядков сильнее. Таким образом, различия между структурами обусловлены тем, что в полевых МОП-транзисторах связь между электродом затвора и областью канала является статической связью, осущест-
гвляемой через диэлектрическую пленку затвора, и управляющий эффект затвора не может проникать на достаточную глубину вследствие экранирующего действия самих носителей в канале. В биполярных же транзисторах, напротив, основную роль играет связь между электродом базы и областью базы, т. е. резистивная связь, обусловленная основными носителями (для структуры рис. 2.22 это дырки), и потенциал базы почти равномерно распределен в толще области базы. Вследствие наличия основных носителей в области базы градиент этого потенциала невысок, и хотя определенное влияние оказывает дрейф носителей под действием внутреннего по
Эмиттер (п)Эмиттер (п)База (р)База (р)Рис. 2.24. Распределение носителей в рп-переходе. Сплошные линии — плотность электронов, пунктирные — плотность дырок.Рис. 2.24. Распределение носителей в рп-переходе. Сплошные линии — плотность электронов, пунктирные — плотность дырок.ля, это поле не столь интенсивно, как в полевых транзисторах, в результате чего преобладающим является перенос носителей под действием диффузии. Вследствие эффекта прохождения тока основных носителей области базы через р/г-пе- реход, а также вследствие их рекомбинации с неосновными носителями для биполярных транзисторов неизбежно протекание тока базы, зависящего от потенциала базы. Поэтому при расчете схем с биполярными транзисторами необходимо учитывать низкий уровень входного со-
Эмиттер (п)
Эмиттер (п)
База (р)
База (р)
Рис. 2.24. Распределение носителей в рп-переходе. Сплошные линии — плотность электронов, пунктирные — плотность дырок.
Рис. 2.24. Распределение носителей в рп-переходе. Сплошные линии — плотность электронов, пунктирные — плотность дырок.
противления цепи базы, так что даже при расчете характери
стик передачи этих транзисторов по постоянному току разработчик сталкивается с гораздо большими трудностями, чем в случае полевых МОП-структур.
Рабочие модели биполярных транзисторов. Рассмотрим возрос о рабочих моделях биполярных транзисторов на примере лрл-транзистора, показанного на рис. 2.22. На рис. 2.24 иллюстрируется распределение носителей при подаче прямого смещения на рп-переход между базой и эмиттером. К коллекторному рм-переходу приложено обратное смещение. Можно считать, что область коллектора действует как идеальный насос, «отсасывающий» дырки. Если к рм-переходу приложена разность потенциалов Vbe, то ток, проходящий через переход, можно определить из следующих соотношений:
^е = ^п + ^р>
(2-19>
где icn — электронный ток, создаваемый инжекцией электронов из эмиттера в базу; 1СР— дырочный ток, создаваемый инжекцией дырок базы в эмиттер; п— коэффициент, характеризующий качество ри-перехода, в идеальном случае и«1.
Электроны, инжектируемые в базу, переносятся в область коллектора в результате диффузии, а также дрейфа, обусловленного внутренним полем. Основная часть электронов поглощается в области коллектора. Обозначив электронный ток в области коллектора через Ven и коэффициент переноса, определяемый рекомбинацией в области базы, через р*е, можно записать, что
Ven = ^*eien. (2-20}
В соотношениях (2.19) fc— коэффициент инжекции электронов с эмиттера; он характеризует долю тока инжектированных электронов в токе, проходящем через эмиттерный переход. Коэффициент переноса р*е для базы и коэффициент инжекции для эмиттера уе зависят от параметров структуры транзистора.
Для модели первого порядка, показанной на рис. 2.24,
(2.21)(2.21)f J . Dp NA Ln th (WbfLn) |-1Те I DnNDLpth(Wc/Lp) J ’
(2.21)
(2.21)
где Dp, Lp — коэффициент диффузии дырок в эмиттер и соответствующая диффузионная длина; Dn, Ln — коэффициент диффузии электронов в базу и соответствующая диффузионная длина; Na — концентрация акцепторов в базе; Nd — концентрация доноров в эмиттере; NA/ND — определяется из соотношения концентраций неосновных носителей на поверхности рп-перехода и подставляется в выражение (2.21). В выражении (2.21) влияние внутреннего поля не учитывается. Если ширина эмиттера и базы много меньше диффузионной длины, то выражение (2.21) принимает следующий вид:
Те — {14Те — {14DpNAWb Г1 Р,. Nd IF, j ’DpNAWb Г1 Р,. Nd IF, j ’Wb LnWb LnIT,,LnIT,,Ln1.(2.22)1.(2.22)
Те — {14
Те — {14
DpNAWb Г1 Р,. Nd IF, j ’
DpNAWb Г1 Р,. Nd IF, j ’
Wb Ln
Wb Ln
IT,,Ln
IT,,Ln
1.(2.22)
1.(2.22)
Такой подход соответствует линейной аппроксимации распределения неосновных носителей (рис. 2.24). Если же значение №< достаточно велико по сравнению с диффузионной длиной, то
I O„NoL, J L, L, V
Это, как показано на рис. 2.25, означает, что эффективная ширина эмиттера и диффузионная длина дырок равны друг другу. Коэффициент переноса дырок для базы ре* рассчитывается исходя из распределения неосновных носителей в базе и коэффициента рекомбинации. Для модели первого порядка, пре-
Эмиттер (р)База (п)Эмиттер (р)База (п)Рис. 2.25. Распределение носителей при большой ширине эмиттера. Сплошные линии — плотность электронов; пунктирные — плотность дырок.Рис. 2.25. Распределение носителей при большой ширине эмиттера. Сплошные линии — плотность электронов; пунктирные — плотность дырок.базабазавв
Эмиттер (р)База (п)
Эмиттер (р)База (п)
Рис. 2.25. Распределение носителей при большой ширине эмиттера. Сплошные линии — плотность электронов; пунктирные — плотность дырок.
Рис. 2.25. Распределение носителей при большой ширине эмиттера. Сплошные линии — плотность электронов; пунктирные — плотность дырок.
база
база
в
в
яебрегая влиянием внутреннего поля, можно получить
P*< = (ch(U7b/Ln)}*1.(2.24)
Если, как в большинстве случаев, значение Wb достаточно мало по сравнению с Ln, то справедливо следующее приближенное соотношение:
0% ^ {1 + v2 (Wb/um (Wb/Ln) « 1.(2.25)
Согласно выражениям (2.19) и (2.20), результирующий электронный ток коллектора i'en, создаваемый напряжением V be на эмиттерном переходе, равен
i’en = aF 7,„ ^ве^т. 1)( ар= ^ ^ (2.26) где ар — произведение коэффициента инжекции эмиттера и коэффи- диента переноса для базы, т. е. коэффициент усиления по току в прямом направлении. Как следует из кривых распределения носителей рис. 2.26, вследствие симметрии структуры биполярные транзисторы могут работать в обратном направлении, так же как и в случае, пока-
данном на рис. 2.26, а. На рис. 2.26, б представлено соответствующее распределение электронов в области базы. При этом на поверхности коллекторного перехода возникают те же эффекты,
которые возникали ранее на поверхности эмиттерного рп-пере- хода. В частности,
Ven = aR 1=0 (е^вс^ _ 1), aR = Тс Р*с,(2.27)
где Vcn — результирующий электронный ток эмиттера, создаваемый напряжением Уве; Чс — коэффициент инжекции коллектора; рс* — коэффициент переноса для базы (в обратном направлении).
Рис. 2 26. Распределение неосновных носителей в базе биполярного транзистора. а — активная область (прямое направление, Vbe>0, Увс<0); б — активная «область (обратное направление, Уве<0, Увс>0); в—-область насыщения <Уве>0, УвсХУ).
Рис. 2.27. Эквивалентные схемы транзисторов, а—эквивалентная схема Эбер- са—Молла; б—эквивалентная схема, содержащая паразитный рпр-тран- зистор.
В модели первого порядка, в которой можно пренебречь, влиянием внутреннего поля, справедливо соотношение рс* = Ре*.
В общем случае, как показано на рис. 2.26, в, возможны рабочие режимы (насыщение), соответствующие подаче прямого- смещения и на коллекторный и на эмиттерный ри-переходы. Их можно рассматривать как результат наложения режимов рис. 2.26, о и б. Таким образом, ток эмиттера /е, ток коллектора 7с и ток базы 1в определяются следующими выражениями:
IE= l,nA-l.p-V.n = U (e^be^-l)-aR ^ ^Bd^-i), lc-icn+icp-i'en - 7c0(e,ys^r- D-^/^^be7""- 1)f (2.28)*
Ib=Ie"VIc*
Направления токов показаны на рис. 2.22. Выражения (2.28) описывают модель Эберса — Молла для биполярных транзисто-
ров. Соответствующая эквивалентная схема представлена на рис. 2.27. В ее состав, как и в случае полевых МОП-транзисторов, входят паразитные элементы. Ге, гс, г в — это последовательные паразитные сопротивления эмиттера, коллектора и базы соответственно; Све, Свс — емкости эмиттерного и коллекторного переходов. Емкости переходов нелинейные и зависят от напряжения. В структуре планарного транзистора, показанной на рис. 2.21, имеется паразитный рпр-транзистор, имеющий базу (В), коллектор (С) и подложку (S). Подложка, как правило, обладает наинизшим для всей схемы потенциалом и поэтому к переходу коллектор — подложка обычно приложено обратное смещение. К переходу база — кол
при рпрпри рпрРис. 2.28. Обозначения биполярных транзисторов на схемах.Рис. 2.28. Обозначения биполярных транзисторов на схемах.лектор, напротив, прикладывается прямое смещение, и часть дырок, инжектируемых в коллектор из базы, проходит в подложку. При этом база работает как своеобразный эмиттер, а коэффициент инжекции дырок определяется как (1—fc) и, как правило, невелик. Кроме того, поскольку ширина коллектора, действующего как база, сравнительно
при рпр
при рпр
Рис. 2.28. Обозначения биполярных транзисторов на схемах.
Рис. 2.28. Обозначения биполярных транзисторов на схемах.
велика, коэффициент переноса ды
рок также невысок. Эквивалентная схема, содержащая этот паразитный рпр-транзистор, представлена на рис. 2.27,6. Коэффи
циент усиления данного транзистора по току ар очень незначителен. Однако емкостью перехода коллектор — подложка (Ccs) пренебречь нельзя. При проектировании схем на биполярных транзисторах пользоваться эквивалентной схемой рис. 2.27 довольно сложно, поэтому на практике применяют обозначения биполярных транзисторов, показанные на рис. 2.28. На рис. 2.29 представлены три основных способа включения биполярных транзисторов: включение с общей базой, с общим эмиттером
и с общим коллектором.
На рис. 2.30 приведены примеры вольт-амперных характеристик биполярного транзистора (в первом случае параметром является ток эмиттера, во втором — ток базы). Эти характеристики называются статическими характеристиками схемы с общей базой, с общим эмиттером и соответствуют способам включения на рис. 2.29. Отметим, что на кривых рис. 2.30 ток коллектора /с имеет знак, противоположный знаку 1с для случая на рис. 2.22. Далее, коэффициенты усиления по току аг и аг, определяемые выражениями (2.26, 2.27), именуются теперь коэффициентами усиления для схемы с общей базой, а отношения тока коллектора 1с и тока базы 1В (при обратном включении) для рис. 2.29,и обозначаются как рг, [Зд и называтся коэффи-
питанияпитанияпитанияпитанияИсточник питанияИсточник питаниявваа
питания
питания
питания
питания
Источник питания
Источник питания
в
в
а
а
Рис. 2.29. Способы включения биполярного транзистора, а — схема с общей
базой; б — схема с общим эмиттером; в — схема с общим коллектором.
(2.29)(2.29)циентами усиления по току для схемы с общим эмиттером. Между pf и ар, а также между рЛ и ар существует следующая зависимость:
(2.29)
(2.29)
Р = а/(1— а),
где вместо р, а можно подставить pF, а? или Pr, ар.
Как следует из выражения (2.28), в области, в которой к коллекторному переходу приложено обратное смещение, выходная активная проводимость dIc/дУвс близка к нулю. Этот эффект обусловлен насыщением по току, происходящим по мере роста Vcb= (—Vbc) или VCe= (Иве+Исв). Однако как и в случае выходной активной проводимости МОП-транзисторов, реаль-
Рис. 2.30. Вольт-амперные характеристики биполярных транзисторов.Рис. 2.30. Вольт-амперные характеристики биполярных транзисторов.
Рис. 2.30. Вольт-амперные характеристики биполярных транзисторов.
Рис. 2.30. Вольт-амперные характеристики биполярных транзисторов.
но полного насыщения здесь не происходит. Основная причина данного эффекта состоит в том, что напряжение коллекторного перехода модулирует ширину базы WB (подобно тому, как в полевых МОП-транзисторах происходит модуляция длины канала). Этот эффект, известный под названием эффекта Эрли, может быть описан выражением типа (2.16). Если вследствие эффекта Эрли ширина базы в реальном транзисторе становится
равной нулю, ток резко возрастает, что эквивалентно проколу базы и лавинообразному нарастанию потока электронов.
Коэффициент переноса носителей в базе и коэффициент переноса в эмиттере, фигурирующие в выражениях (2.21) и (2.24), относятся к тому случаю, когда инжекция носителей в базу мала. Однако параметры эквивалентной схемы рис. 2.27 определенным образом зависят от интенсивности инжекции носителей. Так, например, при высокой интенсивности инжекции концентрация основных носителей в базе пропорционально возрастает, вследствие чего под действием эффекта, аналогичного увеличе-
Коллектор(С) Эмиттер(Е) База (В)Коллектор(С) Эмиттер(Е) База (В)Подложка с р-проводимостьюПодложка с р-проводимостьюБаза (В) Эмиттер (Е)База (В) Эмиттер (Е)РР1 Коллектор (С)1 Коллектор (С)
Коллектор(С) Эмиттер(Е) База (В)
Коллектор(С) Эмиттер(Е) База (В)
Подложка с р-проводимостью
Подложка с р-проводимостью
База (В) Эмиттер (Е)
База (В) Эмиттер (Е)
Р
Р
1 Коллектор (С)
1 Коллектор (С)
Рис. 2.31. Структуры рлр-транзисторов. а — горизонтальный р/7р-транзистор; б — вертикальный р/ф-транзистор.
нию Na [выражение (2.22)], коэффициент переноса носителей для эмиттера падает. Следовательно, в таких случаях параметры а/?, ар модели, описываемой соотношениями (2.28), строго говоря, необходимо рассматривать как функции Vbe и V вс. При проектировании реальных БИС проводится их анализ, базирующийся на принципах моделирования и предполагающий использование моделей, например модели Гаммела — Пуна, учитывающей указанные выше эффекты, а также эффекты третьего порядка, которые могут быть оценены аналитически, экспериментально, а также с привлечением их собственных моделей.
Прочие биполярные элементы. В БИС во многих случаях могут быть использованы планарные прп-транзисторы типа показанного на рис. 2.21. Вместе с тем в соответствии со спецификой БИС в ней применяются также рир-транзисторы, диоды и резисторы. На рис. 2.31 показаны примеры структуры рир-тран- зисторов, полученных с использованием тех же технологических методов, что и показанный на рис. 2.21 прп-транзистор.
На рис. 2.31, а представлен горизонтальный транзистор, а на рис. 2.31,6 — вертикальный, в котором коллектор одновременно выполняет функции подложки. В первом случае с целью увеличения коэффициента переноса в базе коллектор расположен
■в окрестности эмиттера. Во втором случае на структуру транзистора накладываются некоторые весьма жесткие ограничения, связанные с необходимостью придания коллектору потенциала подложки (обычно — наинизший потенциал схемы), а также с геометрией структуры. (Возникают трудности с использованием эмиттера в качестве подложки и возможным снижением коэффициента переноса в базе.) Обе структуры нельзя считать оптимальными с точки зрения процессов изготовления рпр-тран-
зисторов, и технические данные транзисторов невысоки.
На рис. 2.32 представлена эквивалентная схема транзистора рис. 2.31,а, содержащая паразитные элементы.
-(C)-(C)Подложка (8)Подложка (8)(Е)(В)(Е)(В)Рис. 2.32. Эквивалентная схема вертикального рпр- транзистора.Рис. 2.32. Эквивалентная схема вертикального рпр- транзистора.В качестве диодов, являющихся неотъемлемыми элементами техники БИС, в основном используются эмиттерные или коллекторные переходы транзисторов. В качестве нагрузочных резисторов в БИС, как показано на рис. 2.33, используются резисторы, образованные диффузионными слоями с соответствующим сопротивлением. На рис. 2.33 указа-
-(C)
-(C)
Подложка (8)
Подложка (8)
(Е)(В)
(Е)(В)
Рис. 2.32. Эквивалентная схема вертикального рпр- транзистора.
Рис. 2.32. Эквивалентная схема вертикального рпр- транзистора.
ны типичные значения поверхностного сопротивления элементов многослойной структуры. В частности, на рис. 2.33 по
казан случай использования базового слоя биполярного транзистора. Уменьшая толщину пленок и прикладывая обратное смещение к рпр-переходу, а также уменьшая эффективную толщину базового слоя, представляется возможным реализовать высокоомные диффузионные резистивные элементы с суженным проводящим каналом. Однако их сопротивление в сильной степени зависит от величины напряжения, их характеристики нелинейны, и точный подбор сопротивлений соответственно затруднен. Как следует из рис. 2.33, г, высокоомные диффузионные резисторы с суженным каналом в сущности образуют полевую структуру с рп-переходом, в которой элементы Р являются затворами, a Ri, R2 — истоком и стоком. Другими словами, речь идет об использовании активной проводимо
сти стока полевого транзистора с рп-переходом.
В качестве конденсаторов, также находящих применение в БИС на биполярных транзисторах, обычно используются емкости рп-переходов. В структурах, показанных на рис. 2.31—2.33, емкостные элементы могут быть выполнены в рамках ограничений, накладываемых на технологию изготовления обычных прп- элементов. В зависимости от степени возможного вмешательства в технологический процесс в БИС на биполярных структурах представляется возможным применять не только МОП-, но и
другие элементы.
С целью улучшения характеристик биполярных транзисторов к настоящему времени разработаны и активно применяются на практике не только структуры с разделением за счет рп-пере- ходов, но и другие типы структур. Одной из них является структура с разделением диэлектрика, реализуемая с использованием технологии селективного окисления. Такой подход дает возмож-
Рис. 2.33. Структура резистивных элементов в биполярных БИС. /?ь Рг— выводы резисторов, Р— вывод для подачи смещения, который имеет более высокий потенциал, чем Ri, R2. р$ — поверхностное сопротивление, Ом/D. а — базовый резистор, р$—50— 300 Ом/D; б — эмиттерный резистор, ps= —5—15 Ом/D; в — коллекторный резистор, р$=1000 Ом/D; г—высокоомный’ диффузионный резистор, р$=5—20 кОм/D.
ность не только уменьшить размеры элементов, но и улучшить их характеристики. Идеальной структурой биполярного транзистора является линейная структура, показанная на рис. 2.22. Некоторые паразитные элементы, содержащиеся в эквивалентных схемах на рис. 2.26 и 2.27, проявляют себя в областях, заметно не влияющих на режим работы прибора, что вытекает из планарности его структуры. В транзисторах, применяемых в быстродействующих биполярных БИС, влияние указанных элементов сведено к минимуму и сравнительно большое влияние на быстродействие БИС оказывают лишь те из них, которые- связаны с соединениями между рабочими элементами схемы.
Прочие элементы схемы
В качестве диодов в БИС могут быть использованы не только МОП-диоды, имеющие ту же структуру и характеристики ста- тической емкости, что и вентили на полевых МОП-транзисторах, или рассмотренные ранее диоды с ри-переходом, но и диоды с переходом Шотки (переход вида «металл — полупроводник»). Свойства перехода Шотки в основном аналогичны свойствам обычных ри-переходов. Однако, ввиду того, что в диоде Шотки высота потенциального барьера может быть сделана ниже, чем в случае обычного ри-перехода, диод Шотки может работать с более низким пороговым напряжением. С учетом этой особенности, как будет показано далее, диоды с переходом Шотки в основном используют как опорные.
В качестве биполярных транзисторов могут быть использованы как обычные, одноэмиттерные, так и многоэмиттерные, а также многоколлекторные. Принципы работы многоэмиттерных транзисторов будут кратко рассмотрены в разделе, посвя- щенном ТТЛ ИС, а принципы работы многоколлекторных — в разделе, посвященном И2Л ИС.
В технике полевых МОП-транзисторов также находят применение многозатворные транзисторы.
Структуры ПЗС (приборы с зарядовой связью), находящих основное применение в качестве элементов ЗУ и датчиков, будут рассмотрены при описании способов их использования.
Базовые логические схемы на МОП-структурах
МОП-инвертор
Как показано на рис. 2.34, инвертор — это электрическая схема, реализующая операцию логического отрицания. В цифровых БИС логическим символам 1 и 0 ставятся в соответствие высо-
—— ^>6— г Высокий уровень —> низкий уровень I Низкий уровень -*высокий уровень
Рис. 2.34. Обозначение и функция инвертора.
кий или низкий потенциал или же пропускание или непропуска- ние тока. В МОП БИС используется принцип высокого или низкого потенциала. Вопрос о том, соответствует ли высокому потенциалу 1 или 0, решается совершенно произвольно. В первом случае принято говорить о «положительной», а во втором—*
об «отрицательной» логике. Ниже, если это особо не оговаривается, изложение ведется в терминах «положительной» логики.
Инвертор обладает не только функцией логического отрицания, но и электрическими функциями, а именно функцией усиления слабых электрических сигналов и их воспроизведения. Это весьма важное свойство инвертора. Под функцией воспроизведения понимается обеспечение возможности логической обработки сигнала (с высокой скоростью и без снижения его уровня) в сложных БИС. Этой функцией наделены все рассматриваемые ниже логические вентили типа инвертора. Заметим, однако, что управляющие логические схемы, описываемые в разд. 2.2.3, этим свойством не обладают.
-транзистора поляр--транзистора поляр-(напряжение питания)(напряжение питания)НагрузкаНагрузкаили „земля*или „земля*^то— (вход)^то— (вход)^вых (выход)^вых (выход)Рис. 2.35. Базовая схема инвертора.Рис. 2.35. Базовая схема инвертора.Основной тип МОП-инверторов. Базовая схема основного МОП-инвертора показана на рис. 2.35. На рис. 2.36 приведены некоторые примеры нагрузок, используемых совместно с этой схемой. В качестве элемента возбуждения инвертора рис. 2.35 применяется я-канальный полевой МОП-транзистор. При использовании для этой цели р-канальн ность нагрузочного элемента, как показано на рис. 2.36, изменяется на обратную. Во многих случаях в качестве возбуждающих элементов используют п-канальные транзисторы с высокой подвижностью носителей. Нагрузка, как следует из рис. 2.36, может быть не только резистивной, но и нелинейной, и в качестве таковой могут использоваться как р-ка- нальные МОП-транзисторы, так и пассивные элементы. На рис. 2.37 приведены характеристики воз
-транзистора поляр-
-транзистора поляр-
(напряжение питания)
(напряжение питания)
Нагрузка
Нагрузка
или „земля*
или „земля*
^то— (вход)
^то— (вход)
^вых (выход)
^вых (выход)
Рис. 2.35. Базовая схема инвертора.
Рис. 2.35. Базовая схема инвертора.
буждающих элементов и характеристики пассивных нагрузочных элементов (по постоянному току). Точка пересечения характеристики активного элемента и характеристики соответствующего нагрузочного представляет собой рабочую точку инвертора. При увеличении входного напряжения Увх рабочая точка смещается влево. По кривым рис. 2.37 можно количественно оценить работу инвертора как усилителя с инверсией фазы входного сигнала на выходе. Напряжение (Vgg—V'T) определяется как разность напряжения питания вентиля с нагрузкой в виде полевого МОП-транзистора, работающего в режиме обогащения, и порогового напряжения нагрузочного МОП-транзистора V'T. На рис. 2.38 представлены характеристики (по постоянному току) активных нагрузочных элементов (р-каналь- 5—51
Полевой транзистор, Полевой транзистор, Полевой Розигтпп работающий в ре- работающий в ре- р-канальныи rejuuinup жиме обогащения жиме обедненияПолевой транзистор, Полевой транзистор, Полевой Розигтпп работающий в ре- работающий в ре- р-канальныи rejuuinup жиме обогащения жиме обедненияМОП-транзистор ?^DDМОП-транзистор ?^DDОгеыхокеых^^^^ **Нелинейная нагрузка <Пассивная нагрузка^- -Огеыхокеых^^^^ **Нелинейная нагрузка <Пассивная нагрузка^- -*вых*выхАктивная ""нагрузкаАктивная ""нагрузка
Полевой транзистор, Полевой транзистор, Полевой Розигтпп работающий в ре- работающий в ре- р-канальныи rejuuinup жиме обогащения жиме обеднения
Полевой транзистор, Полевой транзистор, Полевой Розигтпп работающий в ре- работающий в ре- р-канальныи rejuuinup жиме обогащения жиме обеднения
МОП-транзистор ?^DD
МОП-транзистор ?^DD
Огеыхокеых
^^^^ **Нелинейная нагрузка <Пассивная нагрузка^- -
Огеыхокеых
^^^^ **Нелинейная нагрузка <Пассивная нагрузка^- -
*вых
*вых
Активная ""нагрузка
Активная ""нагрузка
Рис. 2.36. Виды нагрузки инвертора.
ных МОП-транзисторов) и соответствующих возбуждающих элементов (п-канальных МОП-транзисторов). В случае активной нагрузки с ростом напряжения Увх нагрузочная характеристика смещается в сторону меньших значений тока, т. е. в сторону, обратную той, в которую происходит смещение характеристики возбуждающего элемента. При этом перемещение рабочей точки пересечения обеих указанных характеристик происходит
Низкое VinНизкое VinНагрузка - полевой транзистор в режиме обедненияНагрузка - полевой транзистор в режиме обедненияНагрузка в виде резистора ВысокоеНагрузка в виде резистора ВысокоеНагрузка - полевой транзистор в режиме обогащенияНагрузка - полевой транзистор в режиме обогащенияНагрузочные * элементыНагрузочные * элементы^л ^^напряжение)^л ^^напряжение)
Низкое Vin
Низкое Vin
Нагрузка - полевой транзистор в режиме обеднения
Нагрузка - полевой транзистор в режиме обеднения
Нагрузка в виде резистора Высокое
Нагрузка в виде резистора Высокое
Нагрузка - полевой транзистор в режиме обогащения
Нагрузка - полевой транзистор в режиме обогащения
Нагрузочные * элементы
Нагрузочные * элементы
^л ^^напряжение)
^л ^^напряжение)
Рис. 2.37. Характеристики возбуждающих и пассивных элементов по постоянному току.
по кривой, показанной на рис. 2.38 пунктиром. Если при наличии пассивной нагрузки (рис. 2.37) на вход инвертора будет подана 1 (высокий потенциал) и через нагрузку пойдет номинальный ток, то, согласно рис. 2.38, легко можно будет установить, что и при 1 и при 0 на входе этот ток будет равен нулю, а при изменении входного состояния ток резко возрастает.
В современных МОП БИС резистивные нагрузочные элементы практически не применяются, за исключением некоторых ти-
пов ЗУ, в которых используется высокоомная нагрузка. Существуют еще три типа нагрузки, к которым относятся схемы с МОП-транзисторами, работающими в режимах обогаще- ния/обогащения (нагрузка — МОП-транзистор, работающий в режиме обогащения), схемы с МОП-транзисторами, работающими в режимах обогащения/обеднения (нагрузка — МОП- транзистор, работающий в режиме обеднения), и схемы с КМОП-транзисторами (активная нагрузка — р-канальный МОП-транзистор). В КМОП-схемах цепи нагрузки и цепи воз-
Рис. 2.38. Характеристики и-канального МОП-транзистора (возбуждающий элемент) и р-канального МОП-транзистора (активный элемент).
буждения являются взаимно дополняющими, откуда и происходит название комплементарные.
Статические характеристики инверторов с МОП-транзисторами, работающими в режимах обогащения/обеднения. Хотя между схемами этого класса существуют некоторые отличия, зависящие от вида нагрузки, исходя из рис. 2.37 и 2.38, можно заключить, что их передаточная характеристика по постоянному току будет иметь вид, показанный на рис. 2.39 сплошной линией. Основными параметрами, определяющими вид характеристики инвертора по постоянному току, являются пороговое напряжение Уинв, напряжение логической единицы 1/Выс и напряжение логического нуля УНнз-
Пороговое напряжение инвертора VHHb отличается от порогового напряжения V? возбуждающего МОП-транзистора. Оно определяется как входное напряжение при условии равенства Увх=Увых. Другими словами, если характеристика передачи задана в виде VВЫХ /(Увх), ТО Vинв =f(Vинв). Линия, удовлетворяющая этому соотношению, показана на рис. 2.39 пунктирной 5*
линией, наклоненной к осям под углом 45°. Напряжение УИНв находится как точка пересечения этой пунктирной и сплошной линий. Напряжения Увыс и Униз — напряжения, соответствующие логической 1 и логическому 0. Отметим, однако, что в логических схемах все напряжения, имеющие значение выше УИНв,
в равной мере считаются напряжениями УВыс, а все напряжения, имеющие значения ниже УПНв— напряжениями УННз. Если
^низ или ^выс^низ или ^высРис. 2.40. Напряжения Увыс и Гниз в инверторе.Рис. 2.40. Напряжения Увыс и Гниз в инверторе.по каким-либо причинам произойдет даже незначительное отклонение У от Уинв, то в силу усилительных свойств инвертора его рабочая точка весьма быстро сместится или в точку Увис ИЛИ В ТОЧКУ Униз.
^низ или ^выс
^низ или ^выс
Рис. 2.40. Напряжения Увыс и Гниз в инверторе.
Рис. 2.40. Напряжения Увыс и Гниз в инверторе.
Рис. 2.39. Передаточная характеристика инвертора по постоянному току.
Напряжения инвертора УВЫс и УНиз могут быть определены как обычные рабочие напряжения двухкаскадной рабочей схемы инвертора с цепью обратной связи, показанной на рис. 2.40. Эту схему можно назвать бистабильной, т. е. имеющей два устойчивых состояния: состояние с высоким потенциалом Увыс и состояние с низким потенциалом УНц3. Другими словами, уравнение У = /(/(У)) или f”4V) =f(V) имеет два устойчивых решения: Увыс и Униз. Пунктирная кривая, проведенная на рис. 2.39 симметрично относительно исходной сплошной кривой, и есть кривая функции /“ЦУ). Точки пересечения сплошной и пунктирной кривых дают решения уравнения /—ЦУ) =/(У). Как следует из кривых, рассматриваемое уравнение имеет три решения, одним из которых является определенное ранее пороговое напряжение Уинв. Для схемы, показанной на рис. 2.40, это решение является квазиустойчивым.
Если под влиянием каких-либо внешних факторов напряжение сместится относительно Увх хотя бы на минимальную величину, произойдет быстрый переход (схождение) к устойчивым решениям УВЫс и Униз (рис. 2.41). Отсюда следует, что в многокаскадном инверторе значения выходного напряжения, к которым происходит этот переход, — это УВЫс и Униз- Для того чтобы
у — ццу)) имело два устойчивых решения, необходимо, чтобы коэффициент усиления инвертора по напряжению в окрестности точки Гинв, лежащей на его передаточной характеристике по постоянному току, превышал 1. Если указанный коэффициент меньше 1, то величина УИнв все же может быть определена и инверсия напряжения будет осуществляться, но в многокаскадном инверторе, хотя он и будет осуществлять функцию инверсии, значения напряжения будут сходиться в точку Уинв. Дело в том,
что в данном случае имеется тол для У=ЦЦУ^ а именно Уинв. При наличии же двух устойчивых решений имеется значительный запас: | Увис—Уинв| и | Уинв—Униз|, и вероятность ошибки при этом будет ниже. Эти взятые по модулю величины называются запасом по помехоустойчивости1} (рис. 2.39).
Рассмотренные параметры реальных схем можно получить, численно или аналитически решив описывающие схему уравнения, связывающие вольт-амперные характеристики нагрузочных и возбуждающих элементов. При
одно устойчивое решениеодно устойчивое решениеРис. 2.41. Способность восстановления напряжения инвертора.Рис. 2.41. Способность восстановления напряжения инвертора.использовании довольно сложных характеристических уравнений типа (2.12) и (2.17) аналитический подход связан со значительными трудностями, и для их решения целесообразнее
одно устойчивое решение
одно устойчивое решение
Рис. 2.41. Способность восстановления напряжения инвертора.
Рис. 2.41. Способность восстановления напряжения инвертора.
пользоваться численными методами, например, с применением
моделирующих программ.
В качестве иллюстрации проведем краткий анализ решения задачи с использованием уравнения (2.13). Будем считать, что зависимостью между напряжением Ут и прикладываемым к подложке напряжением смещения Vbs можно пренебречь, а в области насыщения ток не зависит от VDs и почти постоянен. Для случая МОП-транзисторов, работающих в режимах обога- щения/обеднения, соответствующие уравнения принимают следующий вид:
со стороны наг- IL = р\зкисо стороны наг- IL = р\зкиPl к^тк^к (VDD-Увых)) (Ум-Увых),
со стороны наг- IL = р\зки
со стороны наг- IL = р\зки
VDD—VBbIX <—VTL (область'без насыщения), Pl (— ^z.)2/2, Vdd-V№x>-Vtl (область (2-30) насыщения);
J’ При расчете запаса по помехоустойчивости в реальных БИС учитывают разброс значений Vruc, Униз и К.нв, связанный с технологией изготовления БИС.
со сторо-ны воз-бужде-ния
Id=
^Vbx-Vtd-^V^V»^.
^вых ^ ^вх ^TD Pd^bx-Vtd)2^, насыщения),
(область без насыщения), /9 qi\ ^вых > ^вх — VTd (область *
1l = Id. (2.32)
где pL, Ро — коэффициенты усиления полевых МОП-транзисторов, включенных со стороны нагрузки и со стороны возбуждения.
Из выражения (2.13) следует, что
Pl = ^Сох WJLU pD = рС0Х WD/LD1 (2.33)
где Wu Ll и Wd» Ld — ширина и длина канала МОП-транзисторов, включенных со стороны нагрузки и со стороны возбуждения.
Строго говоря, в МОП-транзисторах, работающих в режимах обогащения/обеднения, подвижность носителей ц зависит от технологии их изготовления, и поэтому в транзисторах, подключенных со стороны нагрузки и со стороны возбуждения, она будет несколько различаться. Однако здесь для простоты она считается одинаковой. Зависимость между Увх и Увых можно получить из соотношений (2.30) — (2.32), а из нее в свою очередь характеристику передачи по постоянному току УВЫх = $(^вх). Отметим, что в случае МОП-транзисторов, работающих в режимах обогащения/обеднения, нагрузочный элемент используется в режиме обеднения и напряжение Vtl является отрицательным. Исходя из указанной системы уравнений и зависимости VBX = = VBbix( = Vhhb), можно найти пороговое напряжение VHHB:
ИНВ TDT у^ . PR v '
Поскольку при условии Увх= УВых= Уинв оба полевых МОП- транзистора работают в режиме насыщения, можно использовать нижние из уравнений (2.30) и (2.31). В данном случае 0я— отношение коэффициентов усиления полевых МОП-транзисторов, включенных со стороны нагрузки и со стороны возбуждения. Это отношение иногда называют коэффициентом инвертора. Как следует из выражений (2.34), величина £я определяется только геометрическими параметрами схемы; она может выбираться в широких пределах разработчиком рисунка масок. Напряжения Уто и Vtl определяются технологическим процессом изготовления БИС. Вместе с тем, подбирая величину ^, можно установить напряжение 1/Инв приблизительно равным 0,5 напряжения питания и обеспечить, таким образом, достаточный запас по помехоустойчивости, что обычно и делают при
проектировании БИС. При закрытом возбуждающем МОП- транзисторе VVbx<.Vtd^ напряжение Увыс фактически становится выходным и приближенно равным напряжению питания Vdd. Согласно уравнениям (2.30) — (2.32) и соотношению Увх = = VBmc( = Vdd), напряжение
Гн.о=1^12/Рд(Коо-Ито), (2.35)
причем полевой МОП-транзистор, подключенный со стороны нагрузки, работает в насыщенном режиме, а полевой МОП-транзистор, подключенный со стороны возбуждения, — в ненасыщенном.
С целью надлежащего уменьшения Униз следует по возможности увеличивать значение Р/?. Для того чтобы обеспечивалось условие VHh3<Vtd, необходимо, чтобы выполнялось следующее соотношение:
0я > | VTL \V(VDD— VTD) VTD. (2.36)
В пределах сделанных нами допущений, поскольку оба полевых транзистора работают в режиме насыщения, коэффициент усиления инвертора по напряжению в окрестности УИНв не зависит от [J/? и имеет бесконечно большую величину. Однако на практике он, естественно, имеет конечную величину и растет с ростом Р/?.
Потребляемая мощность МОП-инвертора. В случае МОП- транзисторов, работающих в режимах обогащения/обеднения, ток при закрытом транзисторе (VBx=VHH3<.V то) практически равен нулю, и статической потребляемой мощностью в транзисторе можно пренебречь. Однако если транзистор открыт (VBX = = УВыс=Уоо), то через него, согласно нижнему из уравнений (2.30), начинает проходить ток /l = Pl(—Vtl)2J2 и обычная потребляемая мощность составит
Ps=1^l(-Vtl)2VddV2. (2.37)
Если предположить, что в реальных схемах транзистор открыт приблизительно половину рабочего времени, то потребляемая мощность, таким образом, составит только половину того уровня, который дает уравнение (2.37). Вместе с тем, поскольку работа схемы сопровождается потерями, связанными с зарядкой-разрядкой нагрузочной емкости, реальное потребление мощности превысит рассчитанное по формуле (2.37). Аппроксимировав статические емкости двух полевых МОП-транзисторов, соединительных проводников и входа следующего каскада посредством конденсатора CL> как показано на рис. 2.42, можно рассчитать, что на одном цикле зарядки потребляется мощ-
ность, равная V'2DdCLi откуда динамическое потребление мощности можно определить как
Pd^ddCJ, (2.38)
где / — средняя частота переключения.
Итак, на один инвертор, выполненный на МОП-транзисторах, работающих в режимах обогащения/обеднения, средняя потребляемая мощность составляет
(2.39)
КМОП-инвертор. Для КМОП-инвертора значения УИНв, Увыс и Униз, а также потребляемая мощность могут быть рассчитаны
Рис. 2.42. Динамические потериРис. 2.42. Динамические потеримощности за счет зарядки — разрядки емкости нагрузки.мощности за счет зарядки — разрядки емкости нагрузки.так же, как и ранее. При этом следует только обращать внимание на то, что направления токов и знаки напряжений в р-канальных и п-ка- нальных полевых МОП-транзисторах взаимно обратны, а подвижность носителей в тех и других нельзя считать одинаковой. Для КМОП- инвертора коэффициент инвертора
Рис. 2.42. Динамические потери
Рис. 2.42. Динамические потери
мощности за счет зарядки — разрядки емкости нагрузки.
мощности за счет зарядки — разрядки емкости нагрузки.
можно вычислить по формуле
₽« = UWn/Ln) pn]/[(Wp/Lp) рр], (2.40)
где IT, L, ц — ширина канала, длина канала и подвижность носителей соответственно.
Индексы пир свидетельствуют о принадлежности к канальному полевому МОП-транзистору (включен со стороны возбуждения) и к р-канальному полевому МОП-транзистору (включен со стороны нагрузки).
Пороговое напряжение определяется в виде
^HB^DDHrTpl + K^ VV(^+ 0, (2.41) где VTp, VTn— пороговые напряжения р-канального и «-канального МОП-транзисторов соответственно.
Следует обратить внимание на то, что при | VrJ = Vrn и £д = = 1 выполняется условие VHHb=VddI2. Поскольку в КМОП- структурах транзисторы, подключенные со стороны нагрузки и со стороны возбуждения, поочередно переключаются, считают, что КВыс = Коо, Книз = 0. При оценке потребляемой мощности статическими потерями Ps, описываемыми уравнением (2.37), можно пренебречь и учитывать только динамические потери согласно выражению (2.38). Кроме того, следует иметь в виду, что в КМОП-структурах возможен кратковременный ток смы-
кания (пунктирная кривая на рис. 2.38). Далее, для обеспечения условия р₽=1 (исходя из того, что Цр<Цп) необходимо увеличивать или ширину канала р-канального или длину канала л-канального МОП-транзистора. В пределах принятых авторами допущений коэффициент усиления КМОП-инвертора в окрестности Уинв бесконечно велик; на практике он, естественно, имеет конечную величину.
Динамические характеристики инверторов с МОП-транзисторами, работающими в режимах обогащения/обеднения. Теперь рассмотрим вопрос о временных характеристиках МОП-инверто- ров. Для простоты заменим, как это было сделано на рис. 2.42, нагрузку одним линейным конденсатором CL и, используя экви-
а6а6Рис. 2 43. ЭьБивалентная схема для расчета переднего и заднего фронтов в инверторах на МОП-транзисторах, работающих в режимах обогащения/обеднения. а— эквивалентная схема для расчета заднего фронта, УВых(0) = УВыС;б— эквивалентная схема для расчета переднего фронта, УВых(0) = Униз.Рис. 2 43. ЭьБивалентная схема для расчета переднего и заднего фронтов в инверторах на МОП-транзисторах, работающих в режимах обогащения/обеднения. а— эквивалентная схема для расчета заднего фронта, УВых(0) = УВыС;б— эквивалентная схема для расчета переднего фронта, УВых(0) = Униз.
а6
а6
Рис. 2 43. ЭьБивалентная схема для расчета переднего и заднего фронтов в инверторах на МОП-транзисторах, работающих в режимах обогащения/обеднения. а— эквивалентная схема для расчета заднего фронта, УВых(0) = УВыС;
б— эквивалентная схема для расчета переднего фронта, УВых(0) = Униз.
Рис. 2 43. ЭьБивалентная схема для расчета переднего и заднего фронтов в инверторах на МОП-транзисторах, работающих в режимах обогащения/обеднения. а— эквивалентная схема для расчета заднего фронта, УВых(0) = УВыС;
б— эквивалентная схема для расчета переднего фронта, УВых(0) = Униз.
валентные схемы рис. 2.43, а, б, попытаемся рассчитать форму переднего и заднего фронтов импульса для инвертора, выполненного на МОП-транзисторах, работающих в режимах обогащения/обеднения. Емкость CL можно приближенно рассчитать как сумму собственной паразитной емкости в точке выхода инвертора (Со) и паразитной емкости Ci, умноженной на коэффициент разветвления по выходу, т. е. в виде Со+лС/. (Паразитные емкости соединительных проводников включены в состав С,.) В схеме рис. 2.43,а влиянием нагрузочного полевого МОП- транзистора, работающего в режиме обеднения, можно пренебречь. Переходные характеристики схем рис. 2.43, а и б описываются следующими дифференциальными уравнениями.
Для заднего фронта
LL^^гыхd'^^гыхd'| Ро О выс ^Td)"'^, ^ вых ^ ^ыс VTD.
L
L
^^гыхd'
^^гыхd'
I РМ^ВЫС VГD — ^ВЫХ^Г^ВЫХ» ^ВЫХ^^ВЫС — ^TD*
(2.42)
Для переднего фронта
с ^ =_(MVtlI2/2, ^DD ^вых | ^Т£ Iе
4 ^1М|Ут^о»-У№х)/2КРо»^^^ vdd-vwx<\vt^
(2.43)
Решая эти уравнения при начальных условиях, указанных на рис. 2.43, можно получить следующие результаты.
Для заднего фронта
i/ (Увыс — УтрУ / 2то Утр _,выс2тр ’ (Увыс-Уго)2 " '
УВы.(0 —УВы.(0 —у^-УтрН-е Т°у^-УтрН-е Т°У —4)У —4)2 (Увыс- Угр) , t>t
УВы.(0 —
УВы.(0 —
у^-Утр
Н-е Т°
у^-Утр
Н-е Т°
У —4)
У —4)
(2.44)
Для переднего фронта
Уннз"}Уннз"}|УнЛ/2т£’|УнЛ/2т£’^l (Vpp — I Угг. I — Униз) „i
Уннз"}
Уннз"}
|УнЛ/2т£’
|УнЛ/2т£’
|Уп12:
VВЫХ (0 —VВЫХ (0 —УроУро2|УГ1|
VВЫХ (0 —
VВЫХ (0 —
Уро
Уро
ч
(2-45)
где тр, tl — постоянные времени, определяемые как
Тр = С£/Рр, 'tL = CL/^L.(2.46)
Результаты расчета Увых(0 по уравнениям (2.44) и (2.45) схематично представлены на рис. 2.44.
Как следует из указанных уравнений и соответствующих кривых, в рассматриваемых инверторах передний и задний фронты импульса несимметричны.
(2.47)(2.47)Время нарастания _ Т£ о —z—= Рй-
(2.47)
(2.47)
Время спада тр
Другими словами, это отношение равно коэффициенту инвертора р«. Отсюда вытекает, что как с точки зрения характеристики передачи инвертора по постоянному току, так и с точки зрения его временной характеристики величина р« должна быть оптимальной. Однако на величину £Л накладываются ограничения, описываемые соотношениями (2.34) и (2.36), ввиду чего на практике 0Л обычно имеет значение несколько более 3—4, и в МОП-структурах, выполненных на транзисторах, работаю-
Рис. 2.44. Время нарастания и спада в инверторах на полевых транзисторах, работающих в режимах обогащения/обеднения.Рис. 2.44. Время нарастания и спада в инверторах на полевых транзисторах, работающих в режимах обогащения/обеднения.щих в режимах обогащения/обеднения, асимметрия переднего и заднего фронтов импульсов неизбежна. Это специфическая особенность логических схем с отношением, в которых характеристики инверторов определяются отношением геометрических параметров полевого МОП-транзистора, включенного со стороны нагрузки, и полевого МОП- транзистора, включенного со стороны возбуждения (^r).
Рис. 2.44. Время нарастания и спада в инверторах на полевых транзисторах, работающих в режимах обогащения/обеднения.
Рис. 2.44. Время нарастания и спада в инверторах на полевых транзисторах, работающих в режимах обогащения/обеднения.
Динамические характеристики КМОП-инверторов. Задний фронт временной характеристики КМОП-инвертора имеет тот же вид, что и передний фронт временной характеристики инвертора, выполненного на МОП-транзисторах, работающих в режимах обогащения/обеднения. Передний же фронт временной характери
ВЫХВЫХ(„ I ^OP-I^Tpl-^HHa)2 низ~*~2тр(^DD - I Vfp I "^низ)23v 2(VDD-|VTp|-VHH3)DD_1 + eTP(„ I ^OP-I^Tpl-^HHa)2 низ~*~2тр(^DD - I Vfp I "^низ)23v 2(VDD-|VTp|-VHH3)DD_1 + eTP(2.48)(2.48), t>t8., t>t8.стики КМОП-транзистора может быть рассчитан с использованием эквивалентной схемы рис. 2.45. При начальных условиях, указанных на рис. 2.45, напряжение КВых определяется следующим образом:
ВЫХ
ВЫХ
(„ I ^OP-I^Tpl-^HHa)2 низ~*~2тр
(^DD - I Vfp I "^низ)23
v 2(VDD-|VTp|-VHH3)
DD_
1 + eTP
(„ I ^OP-I^Tpl-^HHa)2 низ~*~2тр
(^DD - I Vfp I "^низ)23
v 2(VDD-|VTp|-VHH3)
DD_
1 + eTP
(2.48)
(2.48)
, t>t8.
, t>t8.
Эти уравнения в принципе аналогичны уравнениям (2.45). Однако в случае КМОП-структур на величину Pr = tp/tp не накладывается ограничений, как это имеет место в МОП-струк- турах с транзисторами, работающими в режимах обогащения/обеднения, и поэтому расчет можно вести при ^r=1. При этом достигается почти полная симметрия переднего и заднего фронтов. Постоянные времени тп и тР определяются следующим образом:
tn = CL^n, tp = Cl^p, (2.49) где £„, рр — коэффициенты усиления п-канального и р-каналь- ного полевых МОП-транзисторов.
Рис. 2 45. Эквивалентная схема для расчета переднего фронта в инверторах, выполненных на КМОП-транзисторах, УвЫХ (0) = Униэ.Рис. 2 45. Эквивалентная схема для расчета переднего фронта в инверторах, выполненных на КМОП-транзисторах, УвЫХ (0) = Униэ.
Рис. 2 45. Эквивалентная схема для расчета переднего фронта в инверторах, выполненных на КМОП-транзисторах, УвЫХ (0) = Униэ.
Рис. 2 45. Эквивалентная схема для расчета переднего фронта в инверторах, выполненных на КМОП-транзисторах, УвЫХ (0) = Униэ.
Отметим, что при выполнении схем с одним и тем же функциональным назначением на базе КМОП-структур и на базе МОП-структур с транзисторами, работающими в режимах обо- гащения/обеднения, величина CL не будет у них одной и той же. Отметим также, что с точки зрения быстродействия вторая группа указанных структур не всегда оказывается неэффективной. Поскольку для КМОП-структур неправомерны ограничения на коэффициент инвертора типа (2.36), соответствующие логические схемы называют логическими схемами без отношения. Рас-
чет таких схем характеризуется значительным числом степеней свободы.
Тиристорный эффект «защелкивания» КМОП-структуры. На рис. 2.46 в разрезе показан КМОП- инвертор, выполненный на кремниевой подложке. Сток нагрузочного р-канального МОП-транзистора и сток активного /г-канального МОП- транзистора соединены металлическим проводником. Выводы питания
п-канальный полевойр-канальный полевойМОП-транзистор_ моп-транзисторПоликристаллическиип-канальный полевойр-канальный полевойМОП-транзистор_ моп-транзисторПоликристаллическииКолодецс п-проводимостьюКолодецс п-проводимостьюРис. 2 46. Структура инвертора на КМОП-транзисторах в разрезе (затвор — из поликристаллического кремния, подложка с р-проводимостью).Рис. 2 46. Структура инвертора на КМОП-транзисторах в разрезе (затвор — из поликристаллического кремния, подложка с р-проводимостью).и «земли» также соединены металлическим проводником. В данном примере входное напряжение VBx прикладывается к затворам обоих полевых транзисторов, выполненным из поликристаллического кремния. Для формирования в кремниевой подложке с р-проводимостью р-канального полевого МОП-транзистора, как показано на рис. 2.46, в этой подложке обычно выполняют локальную область с /г-проводи- мостью (колодец с n-проводимостью), а в ней в свою очередь формируют указанный транзистор. (В подложке с /г-проводимостью выполняют колодец с р-проводимостью.) Ввиду того что между подложкой и колодцем находится изолирующий слой, под-
п-канальный полевойр-канальный полевой
МОП-транзистор_ моп-транзистор
Поликристаллическии
п-канальный полевойр-канальный полевой
МОП-транзистор_ моп-транзистор
Поликристаллическии
Колодецс п-проводимостью
Колодецс п-проводимостью
Рис. 2 46. Структура инвертора на КМОП-транзисторах в разрезе (затвор — из поликристаллического кремния, подложка с р-проводимостью).
Рис. 2 46. Структура инвертора на КМОП-транзисторах в разрезе (затвор — из поликристаллического кремния, подложка с р-проводимостью).
Подложка сПодложка сЗемля»-гзГ°8—тЬЮ ^^Земля»-гзГ°8—тЬЮ ^^ложка с р-проводимостью и колодец с /z-проводимостью могут быть присоединены к участкам схемы с самым низким и самым высоким потенциалом соответственно. Таким образом, в инверторе на рис. 2.46 фактически формируется паразитная структура вида рпрп, показанная на рис. 2.47. В сущности она аналогична структуре тиристоров, используемых для управления сильными токами. Через тиристор в его обычном режиме ток не проходит. Однако, если под влиянием каких-либо внешних воздействий ток в цепи тиристора установится, тиристор будет находиться в состоянии проводимости вплоть до момента отключения источника питания. Если в КМОП-инверторе паразитная структура
Подложка с
Подложка с
Земля»-гзГ°8—тЬЮ ^^
Земля»-гзГ°8—тЬЮ ^^
— Vdd
Dn/Sn( земля”) Колодец с” п-проводимостью
Рис 2.47. Эквивалентная схема паразитной рлрп-структуры КМОП-транзистора
вида рпрп переходит в состояние проводимости, то на интервале между источником питания VDd и «землей» возникает режим, близкий к режиму короткого замыкания, вследствие чего становятся возможны не только нарушения нормальной работы инвертора, но и возникает угроза его разрушения. Этот эффект называют эффектом «защелкивания» КМОП-структуры. Для возникновения этого эффекта необходимо, чтобы коэффициенты усиления по току паразитных транзисторов, показанных на рис. 2.47, превышали определенную величину. Это обстоятельство весьма важно при расчете схемы инвертора. Для того чтобы предотвратить этот эффект, некоторые технологические меры могут быть приняты на этапе изготовления КМОП-структуры. Однако наличие колодцев, формирование которых и приводит к образованию паразитной р/гря-структуры, всегда оставляет возможность того, что указанный эффект с большей или меньшей вероятностью все же проявит себя. Поэтому необходимо принимать все меры к тому, чтобы исключить «запуск» рпрп- структуры, вызванный, например, электростатическими наводками, связанными с резким изменением уровня сигнала.
Инвертирующие вентили на МОП-структурах
Устройства, в которых цепи возбуждения и цепи нагрузки объединены в одной инвертирующей схеме, называются инвертирующими вентилями. Схемы таких вентилей, выполняемых на
КМОП-структурах, а также на структурах с МОП-транзисторами, работающими в режимах обогащения/обеднения, представлены на рис. 2.48. Активная схема представляет собой последовательно-параллельную схему из полевых МОП-транзисторов. Логические функции вентилей реализуются путем соединения их выхода с «землей» в соответствии с комбинацией сигналов на их входах. Схемы на МОП-транзисторах, работающих в режимах обогащения/обеднения, представляют собой логические схемы с отношением, и в них заземление выхода должно осуществляться посредством резисторов с сопротивлением, до-
Рис. 2.48. Структуры вентилей-инверторов, а — на транзисторах, работающих в режимах обогащения/обеднения; б — на КМОП-транзисторах.
статочно малым по сравнению с сопротивлением нагрузочного полевого транзистора. В том и только том случае, если в КМОП-структурах «комбинация входов такова, что выход не заземляется», выход соединяется с источником питания Vdd. Обычно нагрузочная и активная схемы КМОП-структуры работают в паре, т. е. комплементарно. Однако в некоторых случаях специально проектируется схема, в которой выход не соединяется ни с источником питания, ни с «землей». При таком режиме по входу на выходе имеет место так называемое «плавающее» состояние, т. е. состояние, не соответствующее ни логической 1, ни логическому 0. Использование этого состояния позволяет реализовать схемы с тремя состояниями на выходе, используемые в тех случаях, когда к шине подключаются несколько сигналов.
Вентиль И-НЕ. Схемы двухвходовых вентилей И-НЕ представлены на рис. 2.49. Цепи возбуждения КМОП-структур и структур на МОП-транзисторах, работающих в режимах обогащения/обеднения, как следует также из рис. 2.48, строятся
HDDHDDааОбозначение на схемеОбозначение на схеме
HDD
HDD
а
а
Обозначение на схеме
Обозначение на схеме
Рис. 2.49. Схемы двухвходовых вентилей И-НЕ. С=А-В. а — на транзисторах, работающих в режимах обогащения/обеднения; б — на КМОП-транзисторах.
одинаково. Если на входы А и В подаются логические 1, то два последовательно соединенных полевых транзистора переходят в состояние проводимости и выход С оказывается под потенциалом «земля». В остальных случаях выход С через цепь нагрузки соединяется с источником питания. Другими словами, вентиль И-НЕ реализует логическую функцию С=А-В. Поскольку комплементарная схема имеет параллельные входы, нагрузка КМОП структуры представляет собой параллельное соединение двух р-канальных полевых МОП-транзисторов.
.Обозначение \ на схеме.Обозначение \ на схеме
.Обозначение \ на схеме
.Обозначение \ на схеме
Рис. 2.50. Схемы двухвходовых вентилей ИЛИ-НЕ. С=Л+В. а — на транзисторах, работающих в режимах обогащения/обеднение; б — на КМОП-транзисторах.
Вентиль ИЛИ-НЕ. Схемы двухвходовых вентилей ИЛИ-НЕ представлены на рис. 2.50. В отличие от вентилей И-НЕ схема возбуждения образована в них двумя параллельно соединенными n-канальными полевыми МОП-транзисторами. Вентили ИЛИ-HE на КМОП-структурах содержат схему возбуждения и цепь нагрузки, сходную со схемой вентиля И-НЕ.
Коэффициент усиления транзисторов. Схемы вентилей, показанные на рис. 2.49 и 2.50, можно легко преобразовать в многовходовый вентиль И-НЕ и в многовходовый вентиль ИЛИ-НЕ. Однако при этом следует иметь в виду некоторые трудности, связанные с различиями в коэффициентах усиления транзисторов р. В частности, поскольку схемы на МОП-транзисторах, работающих в режимах обогащения/обеднения, относятся к логическим схемам с отношением, напряжения УНиз, Увыс, Кинв зависят от относительной величины коэффициента усиления каждого транзистора, т. е. от их отношений. Вместе с тем, хотя значения указанных напряжений в схеме инвертора могут быть
Рис. 2 51. Пороговое напряжение в вентиле И-НЕ. а — с общим входом; б— с раздельными входами.
строго определены, в вентиле в целом их однозначное определение невозможно. Так, например, в двухвходовом вентиле И-НЕ, как показано на рис. 2.51, в схеме с общим входом и в схеме с индивидуальными входами пороговые напряжения КИНв, т. е. напряжения, при которых Увых=Квх, имеют различную величину. Кроме того, в структурах на МОП-транзисторах, работающих в режимах обогащения/обеднения, напряжение УВыс приблизительно равно Vdd, а напряжение КНИз пропорционально Vdd с коэффициентом пропорциональности, равным отношению сопротивления цепи возбуждения (в состоянии проводимости) к сопротивлению нагрузки, и поэтому, например, в вентиле ИЛИ-HE Книз имеет различные значения в зависимости оттого, приложено ли напряжение логической 1 к одному или обоим входам. Таким образом, в вентилях-инверторах в зависимости от условий их работы практически невозможно избежать тех или иных сдвигов их параметров, и поэтому при проектировании вентилей необходимо ориентироваться на самые худшие условия.
Если в n-входовом вентиле И-НЕ, выполненном на МОП- транзисторах, работающих в режимах обогащения/обеднения,.
каналы всех полевых транзисторов, обеспечивающих возбуждение, имеют одинаковую длину (La) и одинаковую ширину (U^a), то напряжение может быть определено следующим образом [уравнение (2.35)]:
(2.50}(2.50}vп\Уть^RWqILd
(2.50}
(2.50}
НИЗ^(^dd-^td) ’ Р*WL(Ll ’
где Lu Wl — длина и ширина канала нагрузочного транзистора.
Следовательно, для того чтобы понизить ЕНпз до величины, того же порядка, что и в случае инвертора, величину ^ необходимо увеличить в п раз. Это можно осуществить, увеличив или длину канала нагрузочных полевых транзисторов или ширину канала активных полевых транзисторов. В вентилях ИЛИ-НЕ с п входами наихудшее значение 1/низ имеет место тогда, когда к одному из входов приложено напряжение логической 1, а к остальным — логического 0. При этом 1/Ни3 имеет то же значение, что и в случае инвертора, ввиду чего величину р# здесь можно выбирать такой же, как и в случае инвертора.
так, как это показано на идеальным ключом и после--*'/ п-проводимостьтак, как это показано на идеальным ключом и после--*'/ п-проводимостьРис. 2 52. Ключевая модель полевого* МОП-транзистора.Рис. 2 52. Ключевая модель полевого* МОП-транзистора.Ключевая модель. Применительно не только к вентилям И-НЕ или ИЛИ-HE, но и вообще к вентилям с параллельнопоследовательной схемой возбуждения можно приближенно представить полевой транзист рис. 2.52, т. е. заменить его од1 довательно соединенным с ним резистором. Ключ, выполненный на /г-канальном полевом МОП-транзисторе, можно рассматривать как реле, замыкающее контакты при подаче на управляющий вход напряжения логической 1. (В случае
так, как это показано на идеальным ключом и после-
-*'/ п-проводимость
так, как это показано на идеальным ключом и после-
-*'/ п-проводимость
Рис. 2 52. Ключевая модель полевого* МОП-транзистора.
Рис. 2 52. Ключевая модель полевого* МОП-транзистора.
р-канального полевого МОП-транзистора замыкание происходило бы при подаче на вход напряжения логического 0.) Последовательное сопротивление гОп — это сопротивление открытого полевого МОП-транзистора. При малых значениях Vds из выражения (2.13) с достаточной степенью точности можно найти, что
r _v(2.51)
dVDS Wds~°* VGS-Vеыс
При больших значениях VDs линейная аппроксимация величины r(.n невозможна. Однако обычно вентили рассчитываются так. что. за исключением случая переходных процессов, в открытом полевом МОП-транзисторе действует большое Vds. Согласно выражению (2.51), величина гОп-х пропорциональна W]L. Поскольку при расчете вентиля геометрические парамет-
на то, что величинана то, что величинаРис. 2.53. Представление сложного вентиля с использован ием ключев ой модели. (D=A-B-VC.)Рис. 2.53. Представление сложного вентиля с использован ием ключев ой модели. (D=A-B-VC.)в отношении расчетав отношении расчетары W и L можно выбирать довольно свободно, на схемах вместо величины ton нередко указывают отношение W)L или значение этого отношения. На рис. 2.53 с помощью ключевой модели представлен вентиль, реализующий логическую функцию D = =А-В-]-С. В сущности эта модель представляет собой параллельно-последовательную схему, в которой к последовательной ветви, содержащей полевые МОП-транзисторы с отношением IT/L = 2/1, параллельно подключена ветвь, содержащая МОП- транзистор с отношением \VIL=\,\. Следует обратить внимание WJL выбирается так, чтобы сопротивления короткого замыкания на участках схемы от точки разветвления D до точки «земля», т. е. на участке с ключами А и В и на участке с ключом С, были одинаковыми. При расчете обычных вентилей определяют сумму сопротивлений по всем возможным путям, ведущим от точки разветвления на выходе до точки «земля» («множество путей» в теории графов), а затем, подобрав полевой МОП-транзистор с сопротивлением в открытом состоянии, равным указанной сумме, находят УНиз по уравнению (2.35). При этом также необходимо, чтобы для всех путей полученная таким образом величина Ря удовлетворяла соотношению (2.36), что создает определенные удобства как в отношении выбора Ря, так и _ рисунка ИС. На схемах типа показанных на рис. 2.49 и 2.50 нередко указывают значения WjL каждого МОП-транзистора, что позволяет легко оценить их геометрию. На схемах же типа ключевой схемы рис. 2.53 во избежание путаницы таких обозначений целесообразнее не применять.
на то, что величина
на то, что величина
Рис. 2.53. Представление сложного вентиля с использован ием ключев ой модели. (D=A-B-VC.)
Рис. 2.53. Представление сложного вентиля с использован ием ключев ой модели. (D=A-B-VC.)
в отношении расчета
в отношении расчета
Вентили на КМОП-структурах представляют собой схемы, относящиеся к классу логических схем без отношения, в которых не накладывается ограничений на величину ^я, как это имеет место в структурах с полевыми транзисторами, работающими в режимах обогащения/обеднения. Отношение W,L любого из КМОП-транзисторов почти не оказывает влияния на величины Книз и Увыс, и если внутрисхемные соединения выполнены надлежащим образом, то надлежащая реализация логических функций в ней гарантирована. Вместе с тем, ввиду того что отношение W(L оказывает влияние на величину порогового напряжения вентиля, неоптимальный выбор величины этого отношения приводит к асимметрии временной характеристики вентиля, и на время задержки в вентиле начинает влиять входное
напряжение. Поэтому здесь, как и в случае полевых МОП-транзисторов, работающих в режимах обогащения/обеднения, параметры цепей возбуждения и цепей нагрузки желательно подбирать так, чтобы суммы сопротивлений короткого замыкания по всем путям были одинаковы.
Вентили с тремя состояниями. Вентилями с тремя состояниями называют вентили, в которых в зависимости от сочетания состояний на входах или в результате подачи определенных сигналов на управляющие входы представляется возможным электрически изолировать их выход от источника питания или от потенциала «земля». К числу трех состояний указанных вентилей относятся состояния 1 и 0, а также так называемое «пла-
Рис. 2.54. Схемы вентилей с тремя устойчивыми состояниями, выполненных на МОП-транзисторах, работающих в режимах обогащения/обеднения.
вающее» (или «высокоомное») состояние. Схемы вентилей с тремя состояниями в общем виде представлены на рис. 2.54 и 2.55. Как показано на рис. 2.54, а и 2.55, а, при подаче на вентиль управляющего сигнала ф = 0 выход вентиля оказывается отделенным от источника питания и «земли» и переходит в высокоомное состояние. В схемах рис. 2.54,6 и 2.55,6 последовательно с выходом основного транзистора включен ключ, выполненный на полевом МОП-транзисторе, и при ф = 0 выход вентиля оказывается электрически изолированным и, соответственно высокоомным. При ф=1 основной транзистор работает в обычном режиме.
В схеме рис. 2.54, а в качестве нагрузки использован полевой МОП-транзистор, работающий в режиме обогащения, так что вентиль в целом можно рассматривать как структуру с транзисторами, работающими в режимах обогащения/обеднения. КМОП-структура, представленная на рис. 2.55, а, называется тактированной КМОП-структурой.
Схемы с тремя состояниями используются как при необходимости независимой передачи множества сигналов по одной шине (рис. 2.56), так и в качестве одноразрядных ячеек динамической памяти. Если, как показано на рис. 2.57, к паразитной -емкости, нагружающей выход вентиля, будет приложен сиг-
^DD^DD^DD^DD-Рис. 2 55. Схемы КМОП-вентилей с тремя состояниями.-Рис. 2 55. Схемы КМОП-вентилей с тремя состояниями.
^DD^DD
^DD^DD
-Рис. 2 55. Схемы КМОП-вентилей с тремя состояниями.
-Рис. 2 55. Схемы КМОП-вентилей с тремя состояниями.
Рис. 2.57. Использование вентиля с тремя устойчивыми состояниями в качестве элемента динамического ЗУ.Рис. 2.57. Использование вентиля с тремя устойчивыми состояниями в качестве элемента динамического ЗУ.
Рис. 2.57. Использование вентиля с тремя устойчивыми состояниями в качестве элемента динамического ЗУ.
Рис. 2.57. Использование вентиля с тремя устойчивыми состояниями в качестве элемента динамического ЗУ.
■нал, на интервале ф=1 данный сигнал будет заряжать эту емкость, а на интервале ф = 0 накопленный заряд будет удерживаться. Потенциал емкости нагрузки может быть считан вентилем следующего каскада. Вместе с тем в виду наличия тока .утечки через рм-переход исток — затвор в конце концов произой- дет разряд накопленного на емкости заряда, т. е. время запоми
нания ограничено — оно находится в диапазоне от нескольких до нескольких десятков миллисекунд. Кроме того, следует учитывать, что с ростом температуры оно уменьшается по экспоненте.
'Рис. 2 56. Использование вентиля с чремя устойчивыми состояниями для передачи сигналов в общую шину. Фь фг, фз не могут одновременно равняться 1.
Управляющие вентили
Статические характеристики вентилей передачи. Полевой МОП-транзистор, подключенный в схемах рис. 2.54,6 и 2.55,6 последовательно по отношению к точке разветвления на выходе, осуществляет коммутацию логических сигналов. Его называют элементом или вентилем передачи (рис. 2.58).
Функциональное назначение элементов, показанных на рис. 2.58, одинаково: они замыкают или размыкают цепь пере-
Рис. 2.58. Вентили передачи, а — на МОП-транзисторах, работающих в режимах обогащения/обеднения; б — на КМОП-транзисторах.
дачи сигнала. Однако их электрические характеристики различны. В схеме рис. 2.58, а использован л-канальный МОП-транзистор. Если этот транзистор открыт, т. е. разность потенциалов между точками Л и В невелика (мало напряжение Vos), то его сопротивление описывается выражением (2.51). Как показано на рис. 2.59, а, поскольку n-канальный полевой МОП-транзистор имеет пороговое напряжение Ут, в том случае, когда потенциал точки А становится больше разности (УВыс—Ут), сопротивление транзистора бесконечно возрастает и сигнал через него не про-
Рис. 2.59. Сопротивления вентилей передачи, а — на транзисторах, работающих в режимах обогащения/обеднения; б —на КМОП-транзисторах.
ходит. В вентиле передачи на КМОП-транзисторах (рис. 2.58,6), напротив, имеет место сложение параллельных сопротивлений р-канального и n-канального МОП-транзисторов, за счет чего может быть получена характеристика результирующего сопротивления, достаточно плоская в широком диапазоне значений потенциала сигнала. Она показана пунктирной линией на рис. 2.59,6.
CLCLРис. 2.60. Эквивалентная схема для оценки временной характеристики вентиля передачи. / = 0, Ув(0)=0, Ь = ф=УВысРис. 2.60. Эквивалентная схема для оценки временной характеристики вентиля передачи. / = 0, Ув(0)=0, Ь = ф=УВысДинамические характеристики вентилей передачи. Если в качестве вентиля передачи используется один полевой транзистор^ например как в МОП-структуре в режиме обогащения/обеднения, то следует обратить особое внимание на временную характеристику такого вентиля. Переходные процессы в вентиле передачи в этом случае можно оценить посредством эквивалентной схемы рис. 2.60. При начальных условиях, указанных на рис. 2.60, временная характеристика VB имеет приблизительно такой же передний фронт, как и характеристи-
CL
CL
Рис. 2.60. Эквивалентная схема для оценки временной характеристики вентиля передачи. / = 0, Ув(0)=0, Ь = ф=УВыс
Рис. 2.60. Эквивалентная схема для оценки временной характеристики вентиля передачи. / = 0, Ув(0)=0, Ь = ф=УВыс
ка инвертора, выполненного на полевых МОП-транзисторах, работающих в режимах обогащения/обога- щения. Она описывается следующим уравнением:
Гй(0 = (ИВыс—Ут) ———, Т =. (2.52)
2 + f/тV*C0X (VВЫС VT^ * v '
При выводе выражения (2.52) использовано то обстоятельство, что полевые МОП-транзисторы работают в области насыщения. Сравнивая крутизну переднего фронта временной характеристики вентилей передачи, выполненных на МОП-струк- турах с транзисторами, работающими в режимах обогаще- ния/обеднения, с крутизной переднего фронта аналогичной характеристике инверторов, выполненных на тех же транзисторах, легко установить, что сходимость относительно потенциала (Увыс—VT) в рассматриваемом случае хуже, и время нарастания (до 90% полного напряжения) составляет 18т. Напротив, задний фронт временной характеристики вентиля передачи, как и в случае инверторов, выполненных на полевых МОП-транзисторах, работающих в режимах обогащения/обогащения или обогащения/обеднения, описывается выражением (2.44), т. е. сходимость в данном случае вполне удовлетворительна. Другими словами, временная характеристика сигнала, проходящего через вентиль передачи, выполненный на полевых МОП-транзисторах, работающих в режимах обогащения/обеднения, имеет большую асимметрию, чем временные характеристики инверторов с использованием МОП-структур, выполненных на транзи-
сторах, работающих в режимах обогащения/обеднения, или МОП-структур, выполненных на транзисторах, работающих в режимах обогащения/обогащения. Отметим, что асимметрия временных характеристик вентилей передачи на КМОП-структурах может быть скорректирована.
Пороговое напряжение вентилей передачи на МОП-структу- рах с транзисторами, работающими в режимах обогащения/обеднения. Еще один вопрос, заслуживающий внимания при анализе работы вентилей передачи на МОП-структурах с транзисторами, работающими в режимах обогащения/обеднения, — это во
прос о расчете порогового напряжения вентиля следующего каскада. Если, как показано на рис. 2.61, вентиль передачи после
Рис. 2.61. Схема инвертора с вентилем передачи.Рис. 2.61. Схема инвертора с вентилем передачи.довательно подключен к входу инвертора, то, как вытекает из выражения (2.52), напряжение на входе инвертора может быть выбрано только в пределах от 14из до (Евнс—Кг). Другими словами, если учитывать только величину Ут, то пределы изменения входного напряжения могут показаться довольно большими. Обычно напряжение Уг составляет около 10% напряжения питания. Однако, принимая во вни-
Рис. 2.61. Схема инвертора с вентилем передачи.
Рис. 2.61. Схема инвертора с вентилем передачи.
мание низкую крутизну переднего фронта временной характери
стики вентиля передачи, а также влияние напряжения смещения, прикладываемого к подложке (в полевых МОП-транзисто
рах, используемых в вентилях передачи, при напряжении на входе, равном КВЫс, напряжение на подложке составляет всего лишь VBs =—Квыс, и VT растет в соответствии с выражением (2.14)), легко видеть, что пределы изменения входного напряжения при необходимости становятся более узкими. Таким образом, в инверторах, вход которых соединен с выходом вентиля передачи, пороговое напряжение, как правило, приходится выбирать более низким, чем в прочих случаях. Как следует из выражения (2.34), это соответствует повышению коэффициента инвертора.
Последовательное соединение вентилей передачи. При совместном использовании вентилей передачи, выполненных на КМОП-структурах, а также на МОП-структурах с транзисторами, работающими в режимах обогащения/обеднения, возникает проблема каскадного включения этих вентилей. Инверторы, как известно, обладают способностью к усилению, т. е. в конечном итоге способностью к правильному воспроизведению формы сиг-
нала. Вентили передачи не обладают такой способностью и с ростом числа последовательно соединенных вентилей возрастает степень искажений выходного сигнала. Этот эффект очень напоминает эффект, имеющий место на выходе многозвенной лестничной схемы, представленной на рис. 2.3. Кроме того, время задержки сигнала возрастает пропорционально квадрату числа последовательно включенных вентилей передачи. Таким образом, проектируя цепочку из множества последовательно включенных вентилей передачи, ее необходимо разделить на
ч> Обозначение на логической схемеч> Обозначение на логической схеме
ч> Обозначение на логической схеме
ч> Обозначение на логической схеме
Рис. 2.63. Схема генератора функций.Рис. 2.63. Схема генератора функций.
Рис. 2.63. Схема генератора функций.
Рис. 2.63. Схема генератора функций.
Рис. 2.62. Схема 2—Ьмультиплексора/демулыиплексора.
части и ввести между ними инверторы. Обеспечение правильного воспроизведения формы сигнала приведет также и к умень
шению времени задержки.
Базовые управляющие схемы. Соединив некоторое количество вентилей передачи, можно реализовать вентили, обладаю
щие определенными логическими функциями. Поскольку такие
вентили способны задавать тот или иной путь распространения
сигнала, их называют управляющими. Управляющие вентили мо-
гут быть выполнены на базе как КМОП-структур, так и МОП-струк- тур с транзисторами, работающими в режимах обогащения/обеднения Дальнейшее изложение ведется применительно к вентилям, выполненным на базе МОП-структур с транзисторами, работающими в режимах обогащения/обеднения.
На рис. 2.62 представлена схема 2-1-мультиплексора - демультиплексора, являющаяся одной из базовых схем управляющих вентилей (там же представлено ее графическое обозначение). Если ф=1, то соединенными оказываются точки А и С, если ср = 0, то соединенными будут точки В и С, т. е. вентиль будет обладать функцией коммутации. Вен-
тиль может быть использован и как мультиплексор и как демультиплексор. Объединив несколько таких базовых схем, можно построить многовходовый вентиль. В качестве одного из примеров таких вентилей на рис. 2.63 показана схема генератора функций. Хотя в данном случае этот вентиль используется как 4-1-мулыиплексор-демультиплексор, в сущности это универсальная схема; подавая на ее входы F0—F3 соответствующие сигналы, можно реализовать все логические функции, присущие двухвходовым вентилям (табл. 2.2).
гоFiРзZгоFiРзZТаблица 2.2. Логические функции, реализуемые генератором функцийТаблица 2.2. Логические функции, реализуемые генератором функцийО . ОООО . ОООо оо оо 1о 1ООООО1О1О1О1ОООо11111111ООООО1О1О1О1ОООо11111111I I о о 11 о о 1 1 о о1 1I I о о 11 о о 1 1 о о1 1о 1 о1 о1о 1 о1 о 1 о 1о 1 о1 о1о 1 о1 о 1 о 1оА*В (логическое произведение)А-В В А-В А А • В+А • В (Исключающее ИЛИ)А+В (логическая сум- Mj)А-ВА -В+А • В АА+ВВА+В А+В 1оА*В (логическое произведение)А-В В А-В А А • В+А • В (Исключающее ИЛИ)А+В (логическая сум- Mj)А-ВА -В+А • В АА+ВВА+В А+В 1
го
Fi
Рз
Z
го
Fi
Рз
Z
Таблица 2.2. Логические функции, реализуемые генератором функций
Таблица 2.2. Логические функции, реализуемые генератором функций
О . О
ОО
О . О
ОО
о о
о о
о 1
о 1
ОО
ОО
О1
О1
О1
О1
О
О
О
о
11
11
11
11
ОО
ОО
О1
О1
О1
О1
О
О
О
о
11
11
11
11
I I о о 1
1 о о 1 1 о о
1 1
I I о о 1
1 о о 1 1 о о
1 1
о 1 о
1 о
1
о 1 о
1 о 1 о 1
о 1 о
1 о
1
о 1 о
1 о 1 о 1
о
А*В (логическое произведение)
А-В В А-В А А • В+А • В (Исключающее ИЛИ)
А+В (логическая сум- Mj)
А-В
А -В+А • В А
А+В
В
А+В А+В 1
о
А*В (логическое произведение)
А-В В А-В А А • В+А • В (Исключающее ИЛИ)
А+В (логическая сум- Mj)
А-В
А -В+А • В А
А+В
В
А+В А+В 1
Помимо рассмотренной существуют и другие возможности применения управляющих вентилей. Поскольку при сравнительно небольшом числе элементов вентиль позволяет реализовать значительное количество функций, он является одним из типов устройств, широко применяемых в технике МОП БИС.
Динамические вентили
Различные типы вентилей, рассмотренные ранее, отличаются тем, что, после того как на их вход поступает сигнал, он с некоторой задержкой появляется на выходе, и это состояние продолжает удерживаться на выходе до тех пор, пока не изменится •состояние на его входе. Динамическими называют вентили, в которых, как, например, в ячейке памяти с тремя состояниями,
заданное состояние удерживается на выходе только строго определенное время.
Схема типа «домино». К настоящему времени предложено значительное количество схем динамических вентилей с одно
фазной или многофазной синхронизацией. Одной из них является показанная на рис. 2.64 принципиальная схема динамического вентиля на КМОП-структурах, известная под названием логическая схема типа «домино». Блок /г-канальных полевых
Рис. 2.64. Схема логического вентиля типа «домино» на КМОП-транзисторахРис. 2.64. Схема логического вентиля типа «домино» на КМОП-транзисторахМОП-транзисторов рассчитывается как вентиль на МОП- структуре с транзисторами, работающими в режимах обо- гащения/обеднения. Именно этот блок определяет логические функции устройства. Первоначально, когда на интервале, на котором сигнал тактовой частоты ф = 0, через р-ка- нальный МОП-транзистор, соединенный с точкой Vdd, происходит заряд паразитной емкости в точке А. Этот процесс называется предварительным зарядом или предзарядом. За
Рис. 2.64. Схема логического вентиля типа «домино» на КМОП-транзисторах
Рис. 2.64. Схема логического вентиля типа «домино» на КМОП-транзисторах
тем, когда ф становится равным 1, заряд, накопленный в точке А (на выходе первого каскада), в зависимости от состояний на входах и от логической функции указанного выше блока или стекает (и потенциал емкости становится равным потенциалу «земля») или продолжает сохраняться. Состояния входов должны быть заданы до того, как ф станет равным 1. При ф=1 р-канальный полевой МОП- транзистор запирается и повторный заряд разряженной емкости в точке А не происходит до тех пор, пока ф снова не станет равным 0. На выходе инвертора следующего каскада при ф = 0 появляется 0, а при ф=1 или по-прежнему 0 или 1, что зависит от логической функции схемы и состояний на входах в тот момент, когда ф становится равным 1.
Схемы типа «домино» на КМОП-структурах строятся из нескольких последовательно соединенных схем типа показанной на рис. 2.64. Если ф = 0, то выход каждого каскада обязательно устанавливается в 0, а при ф=1 логическая 1 последователь-
но передается с выхода предыдущего на вход последующего каскада, и пока ф=1 состояние 1 не переходит в 0. Это напоминает картину «развала» фишек домино, откуда и произошло название схемы. К числу специфических особенностей схемы от-
носится то, что, во-первых, заменив р-канальный полевой транзистор, играющий роль нагрузки и входящий в состав КМОП- структуры, отдельным n-канальным полевым МОП-транзистором, можно активно использовать преимущества логических схем без отношения; во-вторых, используя факт однонаправленной передачи выходных сигналов, можно заранее определить вид сигнала на выходе логической схемы; в-третьих, многокаскадные схемы можно заставить эффективно работать с высокой скоростью в асинхронном режиме.
К недостаткам устройства относятся, во-первых, необходимость иметь инвертор в качестве последнего каскада, что приводит к сложности построения инверсных логических схем, и, во-вторых, недостаточное количество степеней свободы при проектировании.
Схема с предзарядом. Метод предварительного заряда, используемый в логических схемах типа «домино», довольно широко применяется и в схемах на МОП-структурах. В частности,
известна схема с предзарядом, применяемая в МОП-структурах,
выполненных на транзисторах, работающих в режимах обогащения/обеднения. Строго говоря, это не динамическая схема.
Рис 2.65. Схема вентиля на транзисторах, работающих в режимах обогащения/обеднения.Рис 2.65. Схема вентиля на транзисторах, работающих в режимах обогащения/обеднения.В этой схеме, как показано на рис. 2.65, синхронизирующие импульсы подаются на затвор полевого МОП-транзистора, являющегося нагрузкой и работающего в режиме обеднения. На интервале, на котором <р=1, осуществляется предварительный заряд, а на интервале <р = 0 производятся логические операции. Поскольку в этой схеме сравнительно большое время нарастания сигнала (передний фронт импульса), характерное для МОП-структур с транзисторами, работающими в режимах обогащения/обеднения,
Рис 2.65. Схема вентиля на транзисторах, работающих в режимах обогащения/обеднения.
Рис 2.65. Схема вентиля на транзисторах, работающих в режимах обогащения/обеднения.
заменяется на время заряда, схема обладает достаточно высоким быстродействием.
применяются шины подачи статического питания, т. е. питания,применяются шины подачи статического питания, т. е. питания,Кроме рассмотренных выше, известны схемы, в которых не
применяются шины подачи статического питания, т. е. питания,
применяются шины подачи статического питания, т. е. питания,
связанного с наличием источника питания и «земли», а используется метод подачи динамического импульсного питания. Возможны различные модификации этих схем как в отношении числа фаз синхронизирующих сигналов, так и в отношении их конструктивных особенностей.
Функциональные устройства на МОП-структурах
Комбинируя рассмотренные выше базисные схемы, на основе- МОП БИС представляется возможным реализовать устройства с самыми разнообразными функциями. Применяя основанные- на алгебре логики методы синтеза, представляется возможным переходить по «принципу пирамиды» от простых вентилей к макросистемам, весьма сложным по своим функциям. На рис. 2.66 представлена блок-схема ЭВМ, выполненной в виде однокристальной БИС. В ее состав входят устройства различного назначения, рассчитываемые указанными выше методами.
Центральный процессорЦентральный процессорПЗУ или ПЛМ микрокодовПЗУ или ПЛМ микрокодовПЗУ макрокодовПЗУ макрокодов§ i CD§ i CDГенератор сигналов управленияГенератор сигналов управленияУниверсальные регистрыУниверсальные регистрыАЛУАЛУННВ О)CDВ О)CDЕсли попробовать встать на точку зрения инженера, впервые приступившего к расчету БИС, и предположить, что от него требуется рассчитать БИС, ориентируясь на ее окончательные характеристики, то, видимо, легко можно представить, себе, что перед ним возникнут трудности, подобные тем, какие испытывает человек, который, научившись лишь правилам игры, например в шахматы или в го, и освоив лишь названия фигур, пытается встать на один уровень с признанным специалистом.
Центральный процессор
Центральный процессор
ПЗУ или ПЛМ микрокодов
ПЗУ или ПЛМ микрокодов
ПЗУ макрокодов
ПЗУ макрокодов
§ i CD
§ i CD
Генератор сигналов управления
Генератор сигналов управления
Универсальные регистры
Универсальные регистры
АЛУ
АЛУ
Н
Н
В О)
CD
В О)
CD
Q)Q)ЗУПВ данныхЗУПВ данныхКак и в примере с шахматами, в технике БИС базовую схему, с одной стороны, и готовый кристалл, с другой — разделяет огромное расстояние. Для того чтобы достичь, должной квалификации, необ- Рис 2.66. Концепция построения ЭВМ ХОДПМО хорошо понимать прин- на БИС.ципы построения и работы ря
Q)
Q)
ЗУПВ данных
ЗУПВ данных
да классических функциональных устройств, а кроме того, необходимо уметь модифицировать их применительно к реальным условиям.
В дайной главе, исходя из изложенных соображений, рассмотрены некоторые типовые функциональные устройства, оыи- чающиеся высокой универсальностью и широко применяемые в технике БИС.
Вопросы построения различных схем, реализуемых в виде произвольной комбинации логических вентилей, а также вопросы синтеза последовательностных схем будут рассмотрены в т. 4 данной серии («Логическое проектирование СБИС»),
Регистры
Базовая схема регистра. В технологии логических БИС широкое применение находят устройства, служащие для временного запоминания данных. Такие устройства называют регистрами. При реализации функции запоминания средствами МОП БИС использование способности к кратковременному запоминанию данных, которой обладают упомянутые выше схемы с тремя
сосюяниями, позволяет максимально сократить число элементов регистра. Такие регистры называют динамическими. Базовая схема подобного регистра приведена на рис. 2.67. При. Ф=1 на паразитной емкости на
ВходВходВыходВыходРис 2 67. Схема динамического реРис 2 67. Схема динамического ревыходе входного инвертора за счет входного тока накапливается (или, наоборот, стекает) заряд; при ф = 0 этот заряд сохраняется. Из-за наличия то-
Вход
Вход
Выход
Выход
Рис 2 67. Схема динамического ре
Рис 2 67. Схема динамического ре
ка утечки величина этого за- гистра.
ряда изменяется и функция за
поминания, таким образом, может быть реализована лишь в те
чение определенного времени. Этот принцип широко применяется в тех случаях, когда необходимо обеспечить быстрое обновление данных, например, в выходных регистрах АЛУ, в регистрах схем с конечным числом состояний и т. п.
Сдвиговые регистры. Последовательно соединив несколько, регистров рис. 2.67, можно реализовать сдвиговый регистр, показанный на рис. 2.68. Каждый раз при поступлении синхронизирующего импульса данные пересылаются в последующий кас-
Рис 2 68. Динамический сдвиговый регистр.Рис 2 68. Динамический сдвиговый регистр.
Рис 2 68. Динамический сдвиговый регистр.
Рис 2 68. Динамический сдвиговый регистр.
кад, для чего используются импульсы двух видов: <р и ср2. Если время наложения ф1 и ф2 превышает время задержки в одном- инверторе, го возникает эффект сквозной передачи данных, поэтому обычно используют непересекающиеся двухфазные синхронизирующие сигналы. В каждых двух каскадах динамического регистра рис. 2.68 запоминается 1 бит информации.
Регистры для долговременного хранения данных. Соединив, выход сдвигового регистра с его входом и получив таким об-
разом замкнутую петлю, можно реализовать регистр, обеспечивающий долговременное хранение данных. На рис. 2.69 приведен пример такого регистра с петлей минимальной длины. Регистр позволяет длительное время хранить 1 бит информации.
Введя в левой части схемы мультиплексор, можно осуществлять
выбор, направляя сигнал или повыбор, направляя сигнал или поВыходВыходРис. 2.69. Долговременный регистр.Рис. 2.69. Долговременный регистр.замкнутой, или по разомкнутой цепи, т. е. непосредственно на выход. Если 117=1, то на интервалах, на которых ф=1, хранящиеся в памяти данные могут быть обновлены. На выходах могут быть
выбор, направляя сигнал или по
выбор, направляя сигнал или по
Выход
Выход
Рис. 2.69. Долговременный регистр.
Рис. 2.69. Долговременный регистр.
получены сигнал и его отрицание. Матрицы из ре
гистров такого типа широко применяются в универсальных регистровых файлах ЭВМ, выполняемых средствами техники БИС.
Рис. 2.70. Реверсивный сдвиговый регистр.Рис. 2.70. Реверсивный сдвиговый регистр.Регистр магазинного типа. Подключив к каждой паре каскадов сдвигового регистра рис. 2.68 вентили передачи, обеспечивающие обратную связь, можно реализовать реверсивный регистр, т. е. регистр, допускающий сдвиг как вправо, так и влево (рис. 2.70). Если при 7?=1 L = 0, то в регистре происходит сдвиг вправо, а если при £=1 /? = 0, происходит сдвиг влево. Попеременно придавая R и L значения 1 и 0 с помощью сигналов cpi и q)2, можно осуществить режим, подобный режиму регистра рис. 2.69, а также произвести временное сохранение данных.
Рис. 2.70. Реверсивный сдвиговый регистр.
Рис. 2.70. Реверсивный сдвиговый регистр.
Можно сказать, что рассматриваемый регистр в сущности работает как буфер магазинного типа («последним вошел — первым вышел») и реализует функции записи новых данных при сдвиге вправо и вывода последнего разряда данных при сдвиге влево. Такие буферы иногда также называют стеками магазинного типа. Они широко применяются как средства временного хранения при обработке информации или как ЗУ для временного сохранения состояния в системах управления программами (сохранение адресов и состояния возврата).
Регистр обратного магазинного типа. К числу устройств, предназначенных для сглаживания процесса передачи данных между схемами параллельной обработки информации, относятся также регистры обратного магазинного типа («первым вошел — первым вышел»). Сдвиг данных происходит в них в одну сторону, поэтому они аналогичны регистрам рис. 2.68. Однако от обычных сдвиговых регистров они отличаются тем, что, во-первых, обладают функцией хранения данных и, во-вторых, явля- ются регистрами переменной длины, число каскадов которых соответствует числу разрядов входных данных. Вместе с тем физическая реализация сдвиговых регистров переменной длины
Рис. 2.71. Регистр накопления/сдвига с параллельными входами.
достаточно затруднительна, и поэтому на практике применяют устройства, функционально эквивалентные таким регистрам. На рис. 2.71 представлена модифицированная схема реверсивного регистра с дополнительными параллельными входами. В регистрах обратного магазинного типа двусторонний сдвиг не требуется, и поэтому вентили передачи, обеспечивающие сдвиг вправо, на схеме отсутствуют; вместо них к каждому вентилю подключены параллельные входные цепи. В исходном состоянии регистр обратного магазинного типа не заполнен. Первый разряд приходящих данных переводит ячейку №0 в состояние 1„ в результате чего данные запоминаются в крайней правой ячейке регистра. Следующие разряды поочередно переводят в состояние 1 ячейки U71, U72 и т. д., в результате чего происходит их последовательное запоминание в направлении справа налево. Для вывода данных, как в обычных сдвиговых регистрах, производят сдвиг вправо, подавая сигнал /?=1. В противном случае L=l, и данные сохраняются. Таким способом может быть реализован регистр обратного магазинного типа, с функциональной точки зрения эквивалентный сдвиговому регистру переменной длины. Заметим, что в таких регистрах должны быть предусмотрены цепи управления W0, 1^1, ... и R, L. Поскольку
-при управлении ячейками №0, U71, ... только одна из них находится в состоянии 1, а остальные — в состоянии 0, и при сдвиге вправо или влево это состояние сдвигается на один разряд, в качестве цепей управления можно использовать реверсивные сдвиговые регистры с запоминанием 1 только в одном разряде. Другими словами, при поступлении данных в реверсивном сдвиговом регистре возможен сдвиг на один разряд влево, а при считывании — вправо. В ЭВМ на БИС регистры обратного магазинного типа используются как схемы вызова подпрограмм или как согласующие схемы между устройствами конвейерной обработки данных.
Из других методов построения регистров магазинного и обратного магазинного типов можно отметить метод, базирующийся на использовании рассмотренных ниже универсальных ЗУ и адресных счетчиков. В регистре магазинного типа используется один реверсивный счетчик, а в случае регистра обратного магазинного типа — два счетчика прямого действия. Считывание и запись данных производятся в ячейки памяти с адресом, соответствующим показаниям счетчиков, и не сопровождаются сдвигом данных. В этом случае необходимо иметь буферные устройства большой емкости, а быстродействие устройств определяется временем доступа к памяти. В качестве буферных устройств для регистров обратного магазинного типа также находят применение сдвиговые схемы с переменным по времени задержки режимом, в которых передача данных происходит асинхронно. Недостатком этих схем является то, что в них •вследствие неравномерности характеристики времени задержки быстродействие снижается пропорционально количеству каскадов.
Запоминающие устройства
В БИС, предназначенных для обработки данных, в определенной мере можно жертвовать их быстродействием. Вместе с тем •они требуют применения устройств для хранения данных с большой емкостью. Таковыми являются так называемые запоминающие устройства (ЗУ). С функциональной точки зрения они делятся на ЗУ с произвольной выборкой (ЗУПВ), в которых запись и считывание данных могут производиться по мере необходимости, и постоянные ЗУ (ПЗУ), используемые только для считывания хранящейся в них информации. ЗУПВ применяются для хранения данных, являющихся объектом обработки, а ПЗУ — для хранения управляющих кодов и данных о параметрах.
Известно множество способов реализации схемы ЗУ. Обычно при построении ЗУ в нем стремятся обеспечить высокую
плотность записи и низкое потребление мощности. Принцип построения ЗУ, отвечающего обоим этим требованиям, иллюстрируется посредством рис. 2.72. Шины ввода адреса, позволяющие найти место хранения определенных данных в ЗУ, разделены на две группы: шины адреса по Y (адреса строк) и шины адреса по X (адреса столбцов). Адреса по Y дешифрируются и используются для получения сигнала, позволяющего выбрать одну из множества строк (сигнал выбора строки). Адреса по X подают-
Рис. 2.72. Структурная схема ЗУ.
ся на входы дешифратора по X, позволяющего соединять одну из множества шин адресов с внешними цепями, или, наоборот, подавать поступающие извне данные на определенную шину данных (после преобразования последних в соответствующий электрический сигнал).
Каждая ячейка матрицы выбирается только сигналом выбора строки, и между шинами данных производится передача данных. Шины выбора строки и шины данных, показанные на рис. 2.72 в виде одинарных проводников, на практике выполняются в виде совокупности нескольких шин, что зависит от типа схемы ЗУ. Каждая ячейка работает на сравнительно длинные шины данных с большими паразитными емкостями и последовательными сопротивлениями. Использование в каждой ячейке достаточно мощных транзисторов невыгодно с точки зрения плотности монтажа (степени интеграции), и поэтому совместно с дешифратором адресов по X обычно используют чувствитель- 7-51
ный усилитель считывания, позволяющий обнаруживать мини мальные изменения сигнала.
Статические ЗУПВ. На рис. 2.73 показана блок-схема статического ЗУПВ, каждая ячейка которого обладает способностью к долговременному хранению информации. Каждая ячейка этого ЗУПВ в сущности представляет собой базовое статистическое ЗУПВ, состоящее из шести транзисторов. На рис. 2.73 пред-
ВводВвод^ Шины данных^ Шины данныхШина выбора столбцаШина выбора столбцаСхема 1 возбуждениях сЗ устойчи- J выми состоя -Схема 1 возбуждениях сЗ устойчи- J выми состоя -данныхданныхнияминиямиIVIVDexDexусилитель считыванияусилитель считыванияD6xD6x
Ввод
Ввод
^ Шины данных
^ Шины данных
Шина выбора столбца
Шина выбора столбца
Схема 1 возбуждениях сЗ устойчи- J выми состоя -
Схема 1 возбуждениях сЗ устойчи- J выми состоя -
данных
данных
ниями
ниями
IV
IV
Dex
Dex
усилитель считывания
усилитель считывания
D6x
D6x
Рис. 2.73. Схема статического ЗУПВ на шести транзисторах.
ставлен фрагмент одного из столбцов матрицы со структурой, изображенной на рис. 2.72. Расположив несколько таких схем в горизонтальном направлении, можно построить стандартное ЗУПВ. Заметим, что на рис. 2.73 схема с тремя состояниями и усилитель считывания объединены.
При записи 1^=1 и возбуждение DBX и J5BX осуществляется схемой с тремя состояниями, расположенной в узле ввода данных, в зависимости от состояний на входах. Сигналы DBX и Рвх, соответствующие столбцу, для которого Х/=1 (один из выходных сигналов дешифратора адресов по X), проходят через вентили передачи Л и Т2 и поступают на шины данных Xj и хь Для остальных строк шины данных находятся в высокоомном состоянии. С другой стороны, в каждой ячейке памяти строки, в которой У/=1 (один из выходных сигналов дешифратора адресов по У), вентили передачи Т3 и Т4 открыты, и поэтому в каждом
столбце, в котором шины данных находятся в высокоомном состоянии, на эти шины считывается состояние триггера ячейки. Однако в том столбце, в котором Х2=1 (сигнал выбора столбца), состояния х; и Xj, наоборот, записываются в триггере ячейки. (Триггер ячейки выполнен на инверторах с перекрестной обратной связью.) Другими словами, в ячейке Мц происходит запись состояния £>вх.
Рис. 2.74. Принцип построения дифференциального усилителя считывания.Рис. 2.74. Принцип построения дифференциального усилителя считывания.При считывании U7=0 и содержимое Xj и х, столбца, выбираемого сигналом выбора столбца X/, через вентили передачи Г, и Г2 поступает на £>вх и DBx и через усилитель считывания проходит на выход.
Рис. 2.74. Принцип построения дифференциального усилителя считывания.
Рис. 2.74. Принцип построения дифференциального усилителя считывания.
Усилитель считывания в принципе представляет собой дифференциальный усилитель, показанный на рис. 2.74. Xj и xj являются содержимым ячейки Мц при У=1 (сигнал выбора строки). В конечном итоге содержимое ячейки Мц поступает на выход DВЫХ-
в данный момент записьв данный момент записьИзложенное выше относится к принципам работы ЗУ. На практике, однако, необходимо иметь в виду следующие обстоятельства. Поскольку показанная на рис. 2.73 ячейка имеет общие шины ввода- вывода, вопрос о том, происходит ли
в данный момент запись
в данный момент запись
или считывание, решается в зависимости от того, какой потенциал имеют шины данных. Другими словами, если при считывании шины данных находятся в высокоомном состоянии, их
паразитные емкости достаточно велики и между потенциалами Xj и Xj несколько нарушен баланс, то в соответствии с его сдвигом может произойти переключение триггера ячейки памяти, т. е. результат считывания будет неверным. Нарушение баланса обычно обусловлено влиянием процессов считывания или записи в первом цикле. Это нарушение становится тем заметнее, чем больше емкость (объем памяти) ЗУ и чем больше паразитная электрическая емкость. Для решения этой проблемы на каждом цикле считывания или записи необходимо обеспечивать баланс между шинами данных, используя эффект предварительного заряда. Кроме того, исходя из соображений максимального снижения нагрузочной емкости ячеек памяти усилители считывания следует применять для каждого столбца. Однокаскадный усилитель считывания (рис. 2.74) имеет недостаточный коэффициент усиления и его делают многокаскадным.
На рис. 2.73 и 2.74 приведены примеры схем, выполненных
на МОП-транзисторах, работающих в режимах обогаще- ния/обеднения. Однако, заменив в них нагрузочный полевой транзистор р-канальным МОП-транзистором, статические ЗУПВ можно построить и на КМОП-структурах. Кроме того, применив вместо нагрузочного р-канального МОП-транзистора нагрузку в виде высокоомного слоя из поликристаллического кремния, можно решить как задачу повышения уровня интеграции, так и задачу снижения потребляемой ЗУ мощности.
Динамические ЗУПВ. Исключив нагрузочные полевые транзисторы Т5 и Т6 в схеме ячейки статического ЗУПВ, в котором для хранения 1 бит данных используется шесть транзисторов, данные можно хранить в течение ограниченного времени в виде зарядов на емкостях вентилей Т7 и Т8. Это четырехтранзисторная динамическая ячейка памяти. С целью периодического обновления данных (предварительный заряд) для придания и Xj
Шины записи данныхШины записи данныхШина считывания данныхШина считывания данных
Шины записи данных
Шины записи данных
Шина считывания данных
Шина считывания данных
Усилитель считывания
| с 3 устойчивыми। состояниями
Режим записи Xj
Ввод-вывод данных
Рис. 2.75. Схема динамического ЗУПВ на трех транзисторах.
и Xj высокого потенциала можно обеспечивать условие У,= 1. Такой подход вполне совместим с упомянутым выше методом предварительного заряда шин данных; при этом в процессе считывания обновление данных происходит автоматически.
Исключив из схемы рис. 2.73 транзистор Т7, запоминание данных можно производить на емкости вентиля Т8. Таким способом построена трехтранзисторная ячейка динамического ЗУПВ, показанная на рис. 2.75. В цикле считывания за счет эффекта предварительного заряда шины считывания данных приобретают высокий потенциал, после чего в выбранной строке У|
становится равным 1, транзистор Г4 открывается и вслед за изменением заряда вентиля Т6 происходит изменение потенциала шины считывания данных. Это изменение воспринимается и усиливается усилителем считывания с тремя состояниями, а затем передается на шину записи данных. После стабилизации потенциала шины записи данных У/=1 и происходит обновление данных в ячейках выбранной строки. Одновременно только в выбранном столбце, для которого Х/=1, через транзистор Т» сигнал с выхода усилителя считывания проходит на шину ввода-вывода данных. В цикле записи высокоомное состояние имеет усилители считывания только выбранного столбца. Потенциал шины ввода-вывода передается на шину записи этого столбца. Остальные процессы, за исключением процесса хранения, в ячейке памяти протекают аналогично.
xixiрр(„Противолежащий у. электроЗ; Vra)
xi
xi
р
р
Рис. 2.76. Однотранзисторная динамическая ячейка памяти, а — эквивалентная схема; б — ячейка в разрезе.
Как следует из изложенного выше, считывание в трехтранзисторных ячейках памяти происходит без разрушения информации. Исключив из схемы рис. 2.75 полевые транзисторы Т4 и Те, можно получить ячейку с разрушением информации при считывании, в которой используется накопленный заряд. Эквивалентная схема и структура такой ячейки (в разрезе) показаны на рис. 2.76. Ввиду того что в однотранзисторной ячейке накопленный заряд непосредственно используется для возбуждения шины данных х/, каждая ячейка должна содержать конденсатор сравнительно большой емкости См. Как показано на рис. 2.76, роль этого конденсатора играет МОП-конденсатор, сформированный при помощи противолежащего электрода, подключенного к точке с потенциалом Vdd. (Другими словами, ячейка является двухэлементной.)
Отметим, что в современных ЗУПВ с высокой степенью интеграции весьма велик удельный вес статических емкостей, паразитных по отношению к шинам данных х/; при считывании напряжение падает пропорционально отношению емкостей, вследствие чего на вход усилителя считывания поступает очень слабый сигнал.
Пример схемы усилителя считывания приведен на рис. 2.77 Усилитель содержит триггер с положительной обратной связью. Справа и слева от усилителя симметрично расположены по одной фиктивной ячейке и по цепочке ячеек памяти. Емкость конденсатора фиктивной ячейки равна 0,5 См; этот конденсатор используется для накопления опорного порогового заряда. Если при считывании при ф£ = 0, ф₽=1 и транзистор То открыт, то правая и левая шины данных х/ и х/ имеют одинаковый потенциал и через транзисторы Тх и Т2 происходит заряд фиктив-
ФрФр^DD
Фр
Фр
С,VDDС,VDD№9w№9w—V2Ячейка Фиктивная—V2Ячейка ФиктивнаяСм VddСм Vddпамяти ячейкапамяти ячейкаТХзТХзФиктивная ЯчейкаФиктивная Ячейкаячейкаячейкапамятипамяти4-
С,
VDD
С,
VDD
№9w
№9w
—V2
Ячейка Фиктивная
—V2
Ячейка Фиктивная
См Vdd
См Vdd
памяти ячейка
памяти ячейка
Т
Хз
Т
Хз
Фиктивная Ячейка
Фиктивная Ячейка
ячейка
ячейка
памяти
памяти
Рис. 2.77. Схема усилителя считывания однотранзисторного динамического ЗУПВ.
ных ячеек. Далее фр становится равным 0, происходит разделение цепей х,- и х^ и заряд выбранной ячейки У/, фиктивной ячейки, расположенной с ее стороны, а также фиктивной ячейки, расположенной с противоположной стороны ^Yl или Yr), поступает на шины данных х, и /. В этот момент между правой и левой шинами х, и х/ возникает незначительная разность потенциалов, зависящая от величины заряда в ячейке. Таким образом, заряд фиктивной ячейки равен половине заряда, накопленного в ячейке памяти, и поэтому знак указанной разности потенциалов зависит от того, заряжается или разряжается ячейка памяти Yj. Далее если ф£=1 и усилитель считывания работает как обычный триггер, то за счет положительной обратной связи разность потенциалов между х/ и х/ несколько возрастает и, наконец, значения потенциала сходятся или к УВыс (верхнее значение) или к Униз (нижнее значение). Отметим, что благодаря этому эффекту в ячейке памяти У/ автоматически происходит обновление данных. Далее если сигнал выбора столбца Х/=1, то сигнал с выхода усилителя считывания через транзисторы То и Г4 передается на внешние цепи ввода-вывода D и D.
При записи сигнал, наоборот, передается на хь х/ от D и D через транзисторы Т3 и Т4. Запись в выбранную ячейку памяти осуществляется с использованием того же механизма, что и в случае обновления данных.
В динамических ЗУПВ по мере миниатюризации ячеек памяти и повышения плотности хранения информации все более актуальными становятся задачи построения усилителей считывания. Самая главная из этих задач связана с повышением величины См в однотранзисторных динамических ЗУПВ. В настоящее время изучаются некоторые возможности решения этой задачи, в частности, путем нанесения в структуре глубоких продольных канавок.
ПЗУ. Исключив из схемы ячейки памяти (рис. 2.75) транзистор Т3 и обеспечив при изготовлении структуры режим холостого хода (х. х.) или короткого замыкания (к. з.) для транзистора Т8, в ЗУ можно обеспечить условия постоянного хранения данных. Режим холостого хода транзистора Тв эквивалентен исключению из схемы транзисторов Те и Т4. В конечном итоге структура ПЗУ зависит от того, включены или нет поле
Рис. 2 78. Ячейка памяти ПЗУРис. 2 78. Ячейка памяти ПЗУвые транзисторы в точках пересечения шин считывания данных и шин выбора строки. Схема построенной таким образом ячейки памяти показана на рис. 2.78. Если характер структуры ПЗУ задается на этапе проектирования масок для БИС, то такие ПЗУ иногда называют ПЗУ с масочным программированием.
Рис. 2 78. Ячейка памяти ПЗУ
Рис. 2 78. Ячейка памяти ПЗУ
В этом случае может быть обеспечена высокая плотность хранения информации. Если же ПЗУ программируются по окончании процесса их изготовления, они
называются программируемыми (ППЗУ). Известно большое количество типов таких ППЗУ. В биполярных структурах во многих случаях соединительные проводники «выжигаются» электрическим путем. На МОП-структурах могут быть выполнены ППЗУ со стиранием хранящейся в них информации, или стираемые ППЗУ (СППЗУ). Ячейка памяти такого типа эквивалентна ячейке, показанной на рис. 2.75, в которой исключен транзистор Тз, а транзистор Т8 заменен полевым транзистором с переменным пороговым напряжением. Управление этим напряжением производится путем регулирования величины заряда в диэлектрической пленке затвора. Типичные примеры структуры полевых транзисторов с переменным пороговым напряжением представлены на рис. 2.79. В МНОП-транзисторе (а) пороговое напряжение регулируют путем инжекции электронов в центры за-
хвата носителей на границе раздела Si3N4/SiO2 за счет туннельного эффекта через тонкую пленку ЗЮг. В лавинно-инжекционном транзисторе с плавающим затвором (б), а также в лавинно-инжекционном транзисторе с многоуровневыми затворами (в), представляющем собой модификацию транзистора (б), к рп-переходу между стоком и подложкой прикладывается высокое обратное напряжение и в транзисторе возникает лавинный эффект, вследствие чего в плавающий затвор инжектируется лавина высокоэнергетических электронов, что и позволяет регулировать пороговое напряжение. Плавающий затвор — это электрод, отделенный от «земли» диэлектрической пленкой и способ-
Рис. 2.79. Полевые МОП-транзисторы с регулируемым пороговым напряжением. а — МНОП-транзистор; б — МОП-транзистор с плавающим затвором; в — МОП-транзистор с самосовмещенным затвором.
ный удерживать заряд длительное время. Регулируя пороговое напряжение полевых транзисторов, представляется возможным попеременно формировать «нормально открытые» и «нормально закрытые» транзисторы, т. е. программировать ПЗУ.
В СППЗУ (рис. 2.79,6 и в) стирание осуществляют, обеспечивая условия стекания для заряда, накопившегося в плавающем затворе, путем рентгеновского облучения структуры. В СППЗУ на МНОП-структурах заряд создается инжекцией за счет туннельного эффекта, и поэтому его стирание можно осуществить электрическими средствами. Вместе с тем структуры с плавающим затвором, как правило, имеют более высокую стабильность, чем МНОП-структуры. В лавинно-инжекционных структурах для выбора строки необходимо, чтобы отдельные полевые транзисторы ячейки памяти были соединены последовательно. В лавинно-инжекционных МОП-структурах, используя для выбора строки верхний затвор транзистора, можно реализовать однотранзисторную ячейку памяти.
Дешифратор адреса. В рассмотренных выше ЗУ используются общие адресные дешифраторы. Пример схемы адресного дешифратора показан на рис. 2.80. В зависимости от того, 0 или 1
/dp
^ (L fi i< t""'
Aq/Aq A^A, ••• An-s^n-s A^IAn.t An-1 !An_^
Рис. 2.80. Адресный дешифратор (на транзисторах, работающих в режиме обогащения/обеднения).
находятся в i-м разряде двоичного кода адреса, на входы_венти- ля HE-ИЛИ поступают сигналы соответственно Л< или Л». Поскольку адресные шины Л< и At должны иметь большой коэффициент разветвления по выходу, обычно используют мощный буфер (рис. 2.81).
Прочие устройства
ПЛМ. К числу универсальных устройств, близких по своим характеристикам к ПЗУ, относится программируемая логическая матрица (ПЛМ). ПЛМ находят применение при построении комбинационных логических схем. С точки зрения эффективности использования площади кристалла ПЛМ занимают проме-
Рис. 2.81. Адресный буфер.
жуточное положение между устройствами с произвольной логикой и ПЗУ, предназначенными для записи таблицы истинности.
ПЛМ занимают также промежуточное положение и в отношении быстродействия и находят применение в тех случаях, когда требуются не слишком большие по объему устройства.
Схема ПЛМ, выполненной на структурах с полевыми МОП- транзисторами, работающими в режимах обогащения/обеднения, представлена на рис. 2.82. В принципе ПЛМ строится из
двух приблизительно равных областей: плоскости И и плоскости ИЛИ. Выходные сигналы на горизонтальных шинах плоскости И отображают термы логических произведений, а сами шины называются шинами логических произведений. Программирование ПЛМ, как и программирование маскируемых ПЗУ, производится путем избирательного размещения полевых МОП- транзисторов в точках пересечения горизонтальных и вертикальных шин. Шины термов логических произведений в сущности
Рис. 2.82. ПЛМ на транзисторах, работающих в режимах обогащения/обед- нения.
являются выходами вентилей ИЛИ-HE, на входы которых подаются сигналы Xi или х,. Таким образом, ПЛМ представляет собой двухступенчатую структуру типа ИЛИ-НЕ — ИЛИ-НЕ. Ее легко запрограммировать, используя булевы выражения, представленные в виде сумм произведений или произведений сумм. Более подробно этот вопрос рассмотрен в книге «Логическое проектирование СБИС» (т. 4 данной серии).
С использованием ПЛМ можно реализовать логические схемы произвольной сложности с числом входов п, числом выходов m и числом логических произведений I. Отметим, что ПЗУ эквивалентно ПЛМ, для которого число логических произведений равно 2П, где п — число адресных шин. Число термов логических произведений для n-входовой комбинационной логики, как известно, не превышает 2”, однако оно обычно намного меньше 2", и поэтому эффективность использования площади кристалла в ПЛМ выше, чем в ПЗУ. Площадь кристалла ПЛМ приблизительно пропорциональна произведению (2л+/п)х/, вследст-
Устройства с произвольной логикой
Комбинированные ПЛМ
ПЛМ
ПЗУ
ЗУПВ
вие чего одной из целей проектирования логики является мини- мизация I. Известны также многоступенчатые ПЛМ и ПЛМ, в которых коэффициент использования площади кристалла повышается в еще большей степени за счет «сворачивания» по строкам и столбцам0. По мере совершенствования технологии ПЛМ их характеристики приближаются к характеристикам устройств на произвольной логике, так что достоинства традиционных ПЛМ не проявляют себя в полной мере (табл. 2.3).
Эффективность ис-Высок а я
Довольно
Средняя
Низкая
Низкая
пользования пло
высокая
щади
Сложность проек-Высокая
Довольно
Средняя
Низкая
Низкая
тирования
Простота измене-Низкая
высокая
Очень
Средняя
Высокая
Очень
ния содержимого
низкая
высокая
Таблица 2.3. Средства реализации комбинационных логических схем и их особенности
Особенности ПЛМ со сворачиванием по строкам и столбцам и способы их программирования рассмотрены в книге «Логическое проектирование СБИС» (т. 4). Известны также ПЛМ, в которых можно производить стирание и запись данных, как в ПЗУ.
Сдвигающие устройства. Вопрос об управляющих вентилях был изложен в разд. 2.2.3. В качестве еще одного типа этих устройств можно рассмотреть устройства сдвига данных. Наиболее общим для устройств, предназначенных для выбора или изменения способа подключения определенной части сигнальных шин, является матричный переключатель, схема которого приведена на рис. 2.83. Способ переключения желаемой части шин путем управления потенциалом затворов полевых МОП- транзисторов очевиден из схемы. Наиболее острыми вместе с тем являются проблемы формирования управляющих сигналов и их передачи к вентилям. В этой связи целесообразно рассмотреть изящную схему сдвигающего устройства на рис. 2.84.
Управление устройством осуществляется таким образом, что из всех шин управления s0—s$ только одна имеет потенциал, соответствующий 1, а все прочие имеют потенциал равный 0. Если потенциал, соответствующий 1, имеет шина а,-, то входы
° В отечественной литературе ПЛМ такого типа называют комбинированными. — Прим. ред.
си—а,+4 оказываются соединенными с Ь»—Ь4. Такое устройство, в котором производится сдвиг нескольких разрядов одновременно, называется групповым сдвигателем. Это устройство содержит значительное число элементов, но имеет сравнительно правильную структуру и обладает достаточным для БИС быстродействием. В ЭВМ. на БИС такие устройства используют для выделения полей команд, циклических сдвигов и т. п.
АЛУ. Арифметико-логические устройства играют центральную роль среди БИС, предназначенных для обработки данных. Некоторые из арифметико-логических функций, которые должно осуществлять АЛУ, могут быть реализованы с помощью генераторов функций, например мультиплексора, показанного на рис. 2.63. Поскольку для обеспечения правильного счета в АЛУ, естественно, используются сигналы переноса, его схема имеет три входа и два выхода (два входа данных, вход сигнала переноса, выходы данных, т. е. результата и выход переноса). В устройствах, быстродействие которых определяется скоростью проведения
операций с переносом, предпринимаются меры по ускорению передачи сигнала переноса. К числу широко распространенных
методов, позволяющих решить эту задачу, относятся как методы повышения скорости передачи сигнала переноса (ускоренный перенос, «манчестерский» перенос), так и методы повышения средней скорости счета (обнаружение окончания счета и т. п.).
Входные и выходные цепи защиты. Ввиду того что в МОП БИС ток меньше, чем в БИС на биполярных транзисторах, и МОП БИС являются емкостными по характеру схемами с высокими импедансами, необходимо обращать внимание на вопросы их сопряжения с внешними по отношению к БИС цепями с большими паразитными емкостями. Мощность выходных сигналов БИС может отличаться на порядок от мощности внутренних схем кристалла и для их возбуждения могут требоваться большие токи. Поэтому, как и в случае буфера адреса рис. 2.80, их необходимо возбуждать полевыми транзисторами с высоким коэффициентом усиления £. Однако, ввиду того что вентили на полевых транзисторах с высоким р сами обладают большой ем-
костью, в промежуточных каскадах, служащих для возбуждения оконечного каскада, также приходится использовать полевые транзисторы с высоким $. Таким образом, приходится возбуждать цепочку из нескольких инверторов на МОП-транзисторах с высоким коэффициентом усиления на выходе. Оптимальное отношение коэффициента 0ж (для (i+l)-ro каскада) к коэффициенту р< (для i-ro каскада), как установлено Мидом на основании расчета по простой модели, равно основанию натуральных логарифмов е=2,71828.„. Таким образом, чтобы обес-
Рис. 2.84. Схема группового сдвига.
лечить коэффициент усиления, в М раз превышающий коэффициент усиления р, следует составить цепочку инверторов с числом каскадов, равным In Л1. Это оптимальное решение, при котором время задержки будет минимальным. Однако, если учесть стоимость площади структуры, оптимальное значение указанного отношения окажется выше е.
Отметим, что в структуре должны быть приняты меры по защите вентиля первого каскада. Если входной вентиль МОП- структуры оставить без защиты, то под действием электростатических полей диэлектрическая пленка его затвора может быть легко пробита. Другими словами, в данном случае должны быть применены те или иные защитные цепи. Типичные примеры таких защитных цепей приведены на рис. 2.85.
В целях защиты могут быть введены последовательные резисторы или подключены параллельные нелинейные короткоза- мыкающие цепи. В КМОП-структурах такой подход может быть реализован подключением последовательного резистора и защитных диодов, соединяющих вход вентиля с «землей» и источником питания (рис. 2.85, а).
Входной контакт
Диффузионный резистор
Диффузионный 4 к резистор ^ у
Диффузионный
в
Емкость затвора №П-прибора
мъг\-транзистор
Диффузионный резистор
г
Рис. 2.85. Средства защиты входов, а — метод фиксации уровня; б — метод, основанный на эффекте пробоя диэлектрической пленки затвора МОП-транзистора; в — метод прокола; г — метод с использованием обратимого прибора.
Кроме того, может быть использован эффект пробоя диэлектрической пленки затвора (рис. 2.85, б), эффект прокола между близко расположенными диффузионными слоями (рис. 2.85, в) у а также эффект обратимости МОП-транзистора с окисной пленкой в качестве затвора и высоким пороговым напряжением (рис. 2.85, г).
Базовые логические схемы на биполярных транзисторах
Одной из отличительных особенностей характеристик переключения биполярных транзисторов является то, что ток этих транзисторов, как следует из выражения (2.28), пропорционален показательной функции от напряжения. Для кремниевых транзисторов моментом переключения можно считать момент резкого броска тока, происходящего тогда, когда напряжение Уве начинает превышать пороговое напряжение Уоп, равное приблизительно 0,7 В*) (рис. 2.86). При расчете схем на биполярных транзисторах используется приближенный метод, позволяющий в целом достаточно хорошо оценить их работу. Метод состоит в том, что рп-переход рассматривается как идеальный диод с напряжением смещения Уоп, характеристика которого показана на рис. 2.86 пунктирной линией.
Отличие между схемами на биполярных транзисторах и схемами на полевых МОП-транзисторах состоит в том, что, для
*> Поскольку ток / в выражении lae^vinkT зависит от температуры, то и Von тоже зависит от температуры.
Рис. 2.86. Характеристики Ie— Vbe для ненасыщенного режима.Рис. 2.86. Характеристики Ie— Vbe для ненасыщенного режима.VikVikЗадержка, обусловленнаяЭффектом накопления зарядаЗадержка, обусловленнаяЭффектом накопления заряда
Рис. 2.86. Характеристики Ie— Vbe для ненасыщенного режима.
Рис. 2.86. Характеристики Ie— Vbe для ненасыщенного режима.
Vik
Vik
Задержка, обусловленная
Эффектом накопления заряда
Задержка, обусловленная
Эффектом накопления заряда
того чтобы заставить первые из них работать в режиме переключения, необходимо не только приложение напряжения, но и прохождение через них тока (тока базы). При построении вентильных схем на биполярных транзисторах следует учитывать, что их входные сопротивления имеют не только емкостную составляющую, как в случае полевых транзисторов, но и резистивную составляющую. Способность к управлению током у биполярных транзисторов выражена сильнее, чем у полевых МОП- транзисторов.
Вместе с тем на амплитуды логических сигналов в этом случае оказывает влияние входное сопротивление следующего каскада, и, кроме того, они зависят от коэффициента разветвления по выходу.
При использовании же полевых МОП- транзисторов коэффициент разветвления по выходу зависит от нагрузочной емкости и оказывает влияние на вид временной характеристики, но не влияет непосредственно на характеристику передачи схемы по постоянному току.
К числу элементов, определяющих быстродействие логических схем на по
левых МОП-транзисторах, относятся паразитные емкости. В схемах же на биполярных транзисторах весьма важную роль играет эффект накопления заряда в области базы самого транзистора (рис. 2.86). В транзисторах, работающих в области насыщения, этот эффект проявляется особенно интенсивно, вследствие чего в них возможен сдвиг характеристики переключения в сторону запаздывания (рис. 2.87). В схемах с общим эмиттером накопление заряда происходит при условии /в~>1с/^, где 0 — коэффициент усиления по току. Для обеспечения высокого быстродействия логических схем на биполярных транзисторах исполь-
Рис. 2.87. Задержка, обусловленная накоплением заряда в насыщенном режиме.
зуются методы, позволяющие поставить рассчитываемую схему в ненасыщенный режим, а также методы, позволяющие осуществить быструю ликвидацию накопившегося заряда. Логические схемы, рассчитанные на основании методов первой группы, называются ненасыщенными, а логические схемы, рассчитываемые на основании методов второй группы, — насыщенными. Как будет показано ниже, ТТЛ- и И2Л-схемы являются типичными представителями класса насыщенных логических схем, а ЭСЛ- и ТТЛШ-схемы (логические схемы с затворами Шотки) относятся к классу ненасыщенных.
ТТЛ-схемы
Основной вентильной схемой, в которой применяются биполярные транзисторы, является показанная на рис. 2.87 РТЛ-схема, на входе которой использован резистор. Однако, ввиду того что она не отличается высоким быстродействием и не оптимальна с точки зрения требований, предъявляемых технологией БИС, в настоящее время на практике она применяется сравнительно редко. Широкое применение на практике находят типичные представители класса насыщенных логических схем — ТТЛ-схемы. Пример ТТЛ-схемы (двухвходовый вентиль И-НЕ) с многоэмиттерным транзистором приведен на рис. 2.88. На рис. 2.89
Рис. 2.88. Вентиль И-НЕ на ТТЛ ИС.
в разрезе показана структура многоэмиттерного транзистора, используемого в качестве ее первого каскада. Применение многоэмиттерной структуры в многовходовом вентиле И-НЕ позволяет существенно повысить эффективность использования площади — это отличительная особенность таких структур.
Статические характеристики ТТЛ-схем. Если в схеме, показанной на рис. 2.88, по меньшей мере один из входов (Л или В) будет иметь потенциал, близкий к потенциалу земли, то ток, проходящий от источника питания VCc через резистор /?ь не будет проходить через транзистор Тг — он поступит на вход
Эмиттеры
Рис. 2.89. Многоэмиттерный транзистор в разрезе.
через эмиттер транзистора. Ток /о, проходящий так, как показано на рис. 2.90, а, когда один из входов разомкнут, определяется следующим выражением (считается, что падение напряжения на рп-переходе приблизительно постоянно и равно Уп„, см. рис. 2.86):
4 = [(^сс-^п№+гь)1,(2.53>
где гь — паразитное сопротивление базы многоэмиттерного транзистора; сопротивлением эмиттера при этом пренебрегают. Поскольку Т2 закрыт, потенциал на выходе (в точке С) практически равен Усс. В том случае, когда, как показано на
Рис. 2.90. Входные токи в вентиле на ТТЛ ИС. а — А=0, В — разомкнут; б — Д = В=1; в— Д = 1, 8=0..
рис. 2.90, б, все выходы имеют высокий потенциал, близкий к Усс, ток, проходящий через Ri, течет через коллектор Ть Если Рк — коэффициент усиления по току для обратного направления в Ть то входной ток / может быть рассчитан следующим образом:
Л= 1(Усс-2У,п№ + 2гь^ ^R, (2.54)
где гь и Von транзисторов Tt и Т2 считаются равными.
В этом режиме транзистор Т2 открыт и потенциал в точке С приблизительно равен потенциалу «земля».
Если же, как показано на рис. 2.90, в, один из входов имеет потенциал источника питания, а второй соединен с «землей», то токи // и U' определяются как
1\-1^м* (2.55)/,о=/о + /'1,(2.56)
где ^м — коэффициент усиления по току паразитного горизонтального прп-транзистора, образованного двумя эмиттерными переходами и базой (см. рис. 2.89).
Если оба входа находятся в состоянии 0, то входной ток делится приблизительно пополам между эмиттерами А и В.
Рис. 2.91. Выходные характеристики ТТЛ ИС.
Итак, характеристики входов ТТЛ-вентилей зависят от состояния других входов, и, строго говоря, эти зависимости имеют весьма сложный характер. Однако в общем случае величина рЛ1 весьма невелика и ею можно пренебречь, что зачастую и делается при проведении расчета.
Что касается выходных напряжений ТТЛ-вентилей, то при отсутствии нагрузки напряжение Увыс равно Vcc, а УНи$ близко к потенциалу «земля». Отметим, что эти напряжения изменяются в зависимости от величины коэффициента разветвления по выходу. Если, как показано на рис. 2.91, а, транзистор Т> закрыт, то в схеме от источника питания Vcc через Ri проходит ток nil и напряжение Увыс определяется следующим выражением:
У№с = Усс-п1^г. (2.57)
Если транзистор Тг открыт, то, как показано на рис. 2.91,6, через него проходит ток, равный приблизительно ^.Vcc/RiA-nU^, и напряжение УНиз определяется следующим выражением:
VH1^VHac^ гAtyccIR^nU\, (2.58)
где Унас — напряжение насыщения в том случае, когда Т2 работает в области насыщения; обычно имеет величину порядка 0,1 В; гс — паразитное сопротивление коллектора Т2.
Для того чтобы Т2 работал в области насыщения, необходимо, чтобы ток (1ЬМ превышал ток коллектора Т2, где 1Ь— ток базы Т2, и выполнялось условие
+ ^п1»’ (2-59>
где ^f — коэффициент усиления по току Т2; m — число эмиттеров в транзисторе первого каскада (коэффициент объединения
по входу).
Если при увеличении п условие (2.59) перестает выполняться, это означает, что транзистор Т2 переходит из области насы
Рис. 2.92. Передаточная характеристика инвертора на ТТЛ ИС (по постоянному току).Рис. 2.92. Передаточная характеристика инвертора на ТТЛ ИС (по постоянному току).щения в активную область; вследствие увеличения сопротивления коллектора напряжение Увыс резко возрастает и вентиль перестает функционировать как логическая схема. Кроме того, как следует из выражения (2.57), при увеличении п снижается напряжение УВЫс, т. е. на величину коэффициента разветвления по выходу накладываются определенные ограничения.
Рис. 2.92. Передаточная характеристика инвертора на ТТЛ ИС (по постоянному току).
Рис. 2.92. Передаточная характеристика инвертора на ТТЛ ИС (по постоянному току).
изменяются в зависимостиизменяются в зависимостиНа рис. 2.92 показана характеристика передачи ТТЛ-инвертора с коэффициентом объединения по входу т=1. Как следует из изложенного выше, значения УВыс и УНпз
изменяются в зависимости
изменяются в зависимости
от величины коэффициента разветвления по выходу. Вместе с тем в двухкаскадной структуре рис. 2.8'8 пороговое напряжение инвертора УИнВ, определяемое как точка пересечения его характеристики передачи с прямой, наклоненной под углом 45° к осям координат, равно приблизительно Von. Данный эффект объясняется тем, что при подаче на вход напряжения Уоп напряжение между коллектором и эмиттером Ti равно приблизительно нулю и транзистор 7\ перестает работать в прямом направлении и начинает работать в обратном. Таким образом, пороговое напряжение базовой ТТЛ-схемы, показанной на рис. 2.88, оказывается не слишком высоким, и запас помехоустойчивости относительно 1 и 0 будет разным.
Динамические характеристики ТТЛ-схем. Как было отмечено выше, одним из важных эффектов, определяющих быстродействие насыщенных логических схем и, в частности, ТТЛ-вентилей.
является эффект накопления заряда в области базы. Вместе с тем в ТТЛ-вентилях особую роль играет эффект накопления этого заряда в оконечном транзисторе Та. Однако, как показано на рис. 2.93, транзистор h первого каскада ТТЛ-вентиля работает в режиме, стимулирующем рассасывание заряда в области базы Г2, что имеет весьма важное значение для повышения быстродействия схемы. В то время пока в транзисторе Та на-
Vcc
Рис. 2.93. Эффект удаления заряда в вентиле на ТТЛ ИС.
капливается избыточный заряд, потенциал базы приблизительно равен Von, а когда эмиттер h оказывается под потенциалом Униз, то поскольку УНиа<ИОп, к транзистору Г, будет приложено прямое смещение. При этом заряд, накопившийся в транзисторе Та, отсасывается током, в [^ раз превышающим обычный входной ток /о [(см. выражение (2.43)]. Поскольку этот ток (/оМ довольно велик, на практике его ограничивают величиной, достаточной для возбуждения вентиля первого каскада.
в —К-1
Рис. 2.94. Входная цепь ДТЛ ИС.
Отметим, что данный эффект не может иметь места в РТЛ- или ДТЛ-схемах, в которых многоэмиттерный транзистор заменяется диодной схемой, показанной на рис. 2.94.
Потребляемая мощность в ТТЛ-вентилях зависит от состояния на выходе схемы.
На выходе 0 — Pon ^ (J^£—^± + ^^Ц Vcc, (2.60)
На выходе 1 -* РоИ ~ ( Vcc—Von \ у^\ Ri + rb 1
Среднее значение потребляемой мощности—(Pon+P»ff)/2.
ТТЛ-вентили с открытым коллектором. Схемой с открытым •коллектором называется схема, показанная на рис. 2.88, но не •содержащая R2. Непосредственно соединив выходы двух или -более схем с открытым коллектором, можно реализовать логическую функцию типа «монтажное ИЛИ». Пример такой схемы представлен на рис. 2.95. В ней выход инвертора с открытым коллектором соединен с выходом 2-входового вентиля И-НЕ; в схеме предусмотрен один резистор R2. Кроме того, «монтажное ИЛИ» можно реализовать и на вентилях рис. 2.88. Однако
VccVccРис. 2.95. Составной вентиль на схемах с открытым коллектором («мон тажное ИЛИ»).Рис. 2.95. Составной вентиль на схемах с открытым коллектором («мон тажное ИЛИ»).с увеличением количества присоединяемых вентилей растет и количество параллельно включенных сопротивлений R2 и снижается эквивалентное сопротивление нагрузки, вследствие чего — согласно ограничениям (2.58) или (2.59) — соединение слишком большого
Vcc
Vcc
Рис. 2.95. Составной вентиль на схемах с открытым коллектором («мон тажное ИЛИ»).
Рис. 2.95. Составной вентиль на схемах с открытым коллектором («мон тажное ИЛИ»).
количества вентильных выходов в схему «монтажное ИЛИ» становится невозможным.
Схемы «монтажное ИЛИ», базирующиеся на применении
схем с открытым коллектором, а также схемы с тремя состояниями, представляют собой одно из средств возбуждения шин для передачи данных.
ТТЛ-схемы с буферными каскадами. Базисные ТТЛ-схемы с резистивной нагрузкой не являются оптимальным средством для возбуждения емкостной нагрузки, например для возбуждения внешних цепей БИС или возбуждения внутренних линий сравнительно большой длины. Дело в том, что, поскольку способность возбуждения тока в транзисторе Т2 достаточно высока, задний фронт временной характеристики этих схем имеет вполне приемлемую крутизну, а вид ее переднего фронта, напротив, определяется постоянной времени R2Cl, и сам передний фронт растянут во времени (CL — емкость нагрузки). Данный эффект аналогичен наблюдаемому в структуре с МОП-транзисторами, работающими в режимах обогащения/обеднения, т. е. структуре, относящейся к логическим схемам с отношением. Некоторого улучшения ситуации можно добиться, подключив к ТТЛ-схеме выходной буфер, соответствующий «супербуферу» МОП-транзисторов, работающих в режимах обогащения/обеднения (рис. 2.81). На рис. 2.96 в качестве примера показана схема двухвходового вентиля И-НЕ с выходным буфером. Если один из входов схемы находится в состоянии логического 0, то
транзистор Тг будет закрыт и ток базы будет проходить от точки Усс через /?2 к транзистору Т4. Будучи усилен в транзисторе Л, этот ток поступает на выход, в результате чего мгновенное значение выходного сопротивления упадет до R2/^f и крутизна переднего фронта возрастает. Кроме того, поскольку напряжение Von приложено к цепочке Т2—Та, входное пороговое напряжение вентиля возрастает от Von до 2Von и соответственно возрастает запас помехоустойчивости по Униз- Поступающие на рынок стандартные ТТЛ-схемы с малой и средней степенью ин-
Рис. 2.96. ТТЛ-вентиль с выходным буфером.Рис. 2.96. ТТЛ-вентиль с выходным буфером.Рис. 2.97. ТТЛ-вентиль с тремя устойчивыми состояниями.
Рис. 2.96. ТТЛ-вентиль с выходным буфером.
Рис. 2.96. ТТЛ-вентиль с выходным буфером.
теграции во многих случаях имеют выходной буфер такого типа. Диод, входящий в состав схемы рис. 2.96, предназначен для сдвига уровня, т. е. для того чтобы при открытом транзисторе Тг транзистор Т4 был полностью закрыт. На базе ТТЛ-схем с выходным буфером могут быть реализованы устройства с тремя состояниями. Введя в схему, как показано на рис. 2.97, транзисторы 7*5 и 7*6 и понизив потенциалы баз транзисторов Та и Т*4 с использованием управляющих сигналов, транзисторы можно закрыть, т. е. получить высокоомный выход.
ТТЛШ-схемы. ТТЛ-схемами с диодами Шотки (ТТЛШ) называют схемы, в которых к каждому транзистору ТТЛ-структуры (насыщенная логика) подключена опорная цепочка, содержащая диод Шотки (рис. 2.98). Как известно, для того чтобы биполярные транзисторы работали в режиме насыщения, к переходу коллектор — база должно быть приложено напряжение прямого смещения, имеющее порядок VOn. Однако в ТТЛШ-схе- мах напряжение Уоп меньше, чем напряжение на рп-переходе, и поэтому до того, как транзистор переходит в режим насыще-
ния, через цепи с диодом Шотки будет проходить ток, ограничивающий возможность насыщения. Поэтому ТТЛШ-схемы имеют более высокое быстродействие, чем ТТЛ.
Помимо рассмотренных ТТЛШ-схем, в которых к транзисторам обычных ТТЛ-схем подключены диоды Шотки, к этому классу относятся также и некоторые оригинальные схемы, близкие по характеристикам к ДТЛ. Применение этих схем на практике связано с тем, что ДТЛ-схемы потребляют меньшее коли-
Рис. 2.98. Транзистор с коллекторным переходом на барьере Шотки.Рис. 2.98. Транзистор с коллекторным переходом на барьере Шотки.
Рис. 2.98. Транзистор с коллекторным переходом на барьере Шотки.
Рис. 2.98. Транзистор с коллекторным переходом на барьере Шотки.
чество энергии; введение фиксирующих цепочек приводит к снижению роли эффекта отсасывания заряда, накапливаемого в многоэмиттерном транзисторе, что характерно для ТТЛ-схем; дальнейшее совершенствование технологии позволяет создавать многоэлементные схемы с повышенным запасом помехоустойчивости.
ЭСЛ-схемы
ЭСЛ-схемы. ЭСЛ-схемы являются типичным представителем ненасыщенных логических схем. В этих схемах осуществляют ограничение падения напряжения на нагрузке в цепи коллектора, ограничивая эмиттерный ток биполярных транзисторов, и тем самым ограничивают эффект насыщения, при котором к переходу коллектор — база прикладывается прямое смещение. Пример базовой схемы ЭСЛ-вентиля приведен на рис. 2.99.
Рис. 2.99. Базисная схема вентиля на ЭСЛ-схеме.Рис. 2.99. Базисная схема вентиля на ЭСЛ-схеме.D=A*B*C Е=А*В*СD=A*B*C Е=А*В*С
Рис. 2.99. Базисная схема вентиля на ЭСЛ-схеме.
Рис. 2.99. Базисная схема вентиля на ЭСЛ-схеме.
D=A*B*C Е=А*В*С
D=A*B*C Е=А*В*С
Управление ЭСЛ-вентилями осуществляется так, чтобы сумма эмиттерных токов всех транзисторов была равна постоянной величине (/0). Реализация вентилем его логических функций осуществляется путем коммутации пути прохождения тока /0 на левый или правый транзистор, что зависит от логических состояний на его входах. Поэтому ЭСЛ-вентили называют также логическими схемами на переключателях тока. Если на схеме рис. 2.99 по меньшей мере один из входов (Д, В, С) имеет высокий потенциал, то ток будет проходить через левый транзистор, электрический потенциал выхода Е понизится, а потенциал выхода D, наоборот, повысится. Другими словами, выход Е
Рис. 2.100. Распределение токов в ЭСЛ-схеме.Рис. 2.100. Распределение токов в ЭСЛ-схеме.
Рис. 2.100. Распределение токов в ЭСЛ-схеме.
Рис. 2.100. Распределение токов в ЭСЛ-схеме.
представляет собой выход вентиля ИЛИ-HE, а выход D — вентиля ИЛИ.
Через Уопор на рис. 2.99 обозначено опорное напряжение; оно определяет пороговое напряжение на входах. Как показывает анализ распределения токов в схеме рис. 2.100, а, справедливы следующие соотношения:
•El — lso6>
/й — Aso ew<»op-VoVnkT,(2.61)
^£l + ^£2=^0>
откуда2^- =•(2.62)
Выражение (2.62) графически представлено на рис. 2.100,6. При УВх=Уопор отношение токов равно 1:1. Напряжение Увх может изменяться в весьма узком диапазоне шириной порядка ±nkT/q~± 25 мВ относительно УОПоР. На интервале, на котором транзистор Т\ схемы рис. 2.100 работает в активной области, его коллекторный ток /с1=а/вь
Выходные напряжения
(2.63)(2.63)VC1= —Reel£i, 1^52 =Reel££.
(2.63)
(2.63)
Уравнения (2.63) графически представлены на рис. 2.101. Правая область насыщения — это область, в которой, после того как коллекторное напряжение превысит значение Von—Rio, транзистор Ti работает в режиме насыщения. Обычно ЭСЛ-
Рис. 2.101. Передаточные характеристики транзисторов ЭСЛ ИС по постоянному току (при отсутствии нагрузки).Рис. 2.101. Передаточные характеристики транзисторов ЭСЛ ИС по постоянному току (при отсутствии нагрузки).
Рис. 2.101. Передаточные характеристики транзисторов ЭСЛ ИС по постоянному току (при отсутствии нагрузки).
Рис. 2.101. Передаточные характеристики транзисторов ЭСЛ ИС по постоянному току (при отсутствии нагрузки).
вентили рассчитываются так, чтобы работа в этой области была исключена. Из рис. 2.101, в частности, следует, что вентиль имеет выходные логические уровни УВЫс=0 и УНиз=—Rio. Распределение потенциалов в схеме при УВх=Уопор представлено на рис. 2.102. Если (Увыс+Униз)/2=УОпор и пороговые напряжения на входе и выходе равны, то при Увх=Уопор напряжение коллектор — база транзистора будет равно нулю. Следовательно,
Рис. 2.102. Соотношения между потенциалами при ^“Vonop.
при Увх=УВыс к переходу коллектор — база в качестве напряжения прямого смещения будет приложено только напряжение Rio, и при RIo>Von транзистор переходит в режим насыщения. Амплитуда логических сигналов RI0 ЭСЛ-вентиля обычно имеет порядок Von. Можно применять и такой путь расчета, однако если оценивать ЭСЛ-схемы с точки зрения того, насколько легко они могут быть интегрированы в БИС, то не следует забы-
вать, что их элементы почти не имеют запаса на разброс параметров, возникающий при их изготовлении, и, кроме того, процент выхода годных изделий при их производстве тоже не слишком велик. В обычных ЭСЛ-схемах средние значения выходных уровней —RIo/2 повышают по сравнению с пороговым напряжением на входе Уопор до У on и, применяя в следующем каскаде эмиттерный повторитель, выполняющий также функции
Рис. 2.103. ЭСЛ-веитиль с эмиттерными повторителями.Рис. 2.103. ЭСЛ-веитиль с эмиттерными повторителями.
Рис. 2.103. ЭСЛ-веитиль с эмиттерными повторителями.
Рис. 2.103. ЭСЛ-веитиль с эмиттерными повторителями.
Рис. 2.104. Непороговая логика.Рис. 2.104. Непороговая логика.
Рис. 2.104. Непороговая логика.
Рис. 2.104. Непороговая логика.
усилителя тока, производят сдвиг уровня только на величину У on. Пример такой схемы представлен на рис. 2.103. В схему дополнительно введены генератор Уопор и источник стабильного тока. Два диода, введенные в схему генератора Уопор, обеспечивают температурную стабилизацию. Источник тока обеспечивает для схемы стабильный ток tWee/Ro), где -у — постоянная, определяемая отношением геометрических размеров транзисторов Т1 и Тг. Хотя это и сказывается на стабильности тока, в ка-
честве источника тока может быть использован обычный резистор.
Непороговые логические схемы. С точки зрения анализа весьма близкими к ЭСЛ-схе- мам оказываются непороговые логические схемы. На рис. 2.104 показан вентиль ИЛИ-HE, выполненный на непороговой логике. В этой схеме использованы только входные транзисторные схемы ЭС Л-логики
рис. 2.99. Коэффициент усиления этой схемы по напряжению равен Rd Re, обычно он имеет порядок 1,25—1,6. Несмотря на то что это не слишком значительные цифры, такой подход позволяет упростить схему и повысить ее быстродействие.
И2Л-схемы
И2Л-схемы, относящиеся к классу насыщенных логических схем, находят широкое применение на практике вследствие таких своих особенностей, как высокий уровень интеграции, обусловленный простотой их структуры, и низкая потребляемая мощность. На рис. 2.105 представлены разрез И2Л-структуры и
Рис. 2.105. Вид в разрезе и эквивалентная схема полупроводникового №Л-при- бора. а — разрез прибора; б — эквивалентная схема.
ее эквивалентная схема. Следует обратить внимание на то, что в структуре совмещены область коллектора горизонтального рпр-транзистора, в котором функцию эмиттера выполняет инжектор, и область базы вертикального прп-транзистора. Таким образом, И2Л-структура является типичным представителем интегральных структур с совмещенными областями. В силу изложенного она хорошо вписывается в рамки техники БИС и в
связи с развитием технологии многоколлекторных прп-транзис- торов вполне отвечает тенденции к повышению уровня интеграции.
В И2Л-схемах подача энергии на инжектор осуществляется путем инжекции стабильного по величине тока /ИНж. Обозначив коэффициент усиления по току горизонтального p/tp-транзисто- ра, включенного по схеме с общей базой, через аИнж для коллекторного тока, согласно выражениям (2.28), можно получить следующее выражение:
' = «инж-/инж~/Со(^^ (2.64>
где V — коллекторное напряжение рпр-транзистора; / — коллекторный ток, который считается положительным, если он вытекает из транзистора (рис. 2.105, б).
Выражение (2.64) графически представлено на рис. 2.106 (сплошная линия). Напряжение, соответствующее /=0, приблизительно равно пороговому напряжению на рп-переходе. Точками на рис. 2.106 показана зависимость между током базы и потенциалом базы прп-транзистора. Точка пересечения двух этих кривых представляет собой рабочую точку базы для схемы рис. 2.105, б. В этой точке потенциал на выходе И2Л-схемы ра-
^имж^инж ’^имж^инж ’1 Базовая! характеристикаI прп-транзистора Н1 Базовая! характеристикаI прп-транзистора НУвЫС ^опУвЫС ^оп/А I Коллекторная. характеристика tрпр-транзистора t
^имж^инж ’
^имж^инж ’
1 Базовая
! характеристика
I прп-транзистора Н
1 Базовая
! характеристика
I прп-транзистора Н
УвЫС ^оп
УвЫС ^оп
f
^ У низ^ У низ/
^ У низ
^ У низ
Рис. 2.106. Рабочие характеристики полупроводникового И2Л-прибора.
вен высокому потенциалу ИВЫс На рис. 2.107 показана схема инвертора, полученного путем последовательного соединения двух И2Л-схем. Если вход этого инвертора разомкнут, то зависимость тока коллектора прп-транзистора первого каскада от напряжения его коллектора примет вид кривой, показанной пунктиром на рис. 2.106 (транзистор при этом открыт). Пересечение этой и сплошной кривых дает точку L — рабочую точку по выходу. Если вход схемы заземлен, то прп-транзистор первого каскада будет закрыт, т. е. в данном случае схема будет эквивалентна схеме рис. 2.105, б. Рабочей точкой в этом случае будет точка Н рис. 2.106. Как следует из изложенного, в И2 Л- инверторе амплитуда выхода УВЫс—Униз— Vou (рис. 2.106).
Рис. 2.107. Инвертор на И2Л-струк- туре.Рис. 2.107. Инвертор на И2Л-струк- туре.Рис. 2.108. Вентиль ИЛИ-HE на И2Л-структуре (цепь инжекции не показана).Рис. 2.108. Вентиль ИЛИ-HE на И2Л-структуре (цепь инжекции не показана).
Рис. 2.107. Инвертор на И2Л-струк- туре.
Рис. 2.107. Инвертор на И2Л-струк- туре.
Рис. 2.108. Вентиль ИЛИ-HE на И2Л-структуре (цепь инжекции не показана).
Рис. 2.108. Вентиль ИЛИ-HE на И2Л-структуре (цепь инжекции не показана).
На рис. 2.108 представлена схема И2Л-вентиля ИЛИ-НЕ (цепь инжекции для простоты не показана). Рассмотрим работу схемы. Отметим, что транзисторы первого каскада имеют по одному незадействованному коллектору. Они могут быть использованы для построения дополнительных вентилей. Не следует забывать, что коллекторы многоколлекторного транзистора не обязательно имеют один и тот же потенциал.
Следует обратить также внимание на вопрос о том, в каких пределах И2Л-вентили могут рассматриваться как простые, нерасчлененные схемы. В частности, схема, показанная на рис. 2.108, на интервалах от входов Л, В до выхода С' функционирует как вентиль ИЛИ. Вместе с тем ее можно рассматривать как инверторы (Л—А' и В—В') с подключенным к ним вентилем И-НЕ [(Л'В')—С'] (рис. 2.109, а) или же как последовательное соединение вентиля ИЛИ-HE [(Л,В)—С] и инвертора С—С*
Рис. 2.109. Два способа представления вентилей на И2Л.Рис. 2.109. Два способа представления вентилей на И2Л.
Рис. 2.109. Два способа представления вентилей на И2Л.
Рис. 2.109. Два способа представления вентилей на И2Л.
(рис. 2.109, б). Разница в подходе зависит от того, исходим ли мы при анализе из потенциала затвора прп-транзисторов или же из представления о замкнутой или разомкнутой цепи коллектора.
В технике БИС находит применение целый ряд модификаций И2Л-структур. К ним, в частности, относятся структуры с диодами Шотки в коллекторных цепях (рис. 2.110, а), структуры с транзисторами Шотки (рис. 2.110, б), И2Л-структуры с диодами Шотки, подключенными к рпр-транзистору (рис. 2.110, в) и т. д. Более высокий коэффициент инжекции и более экономное расходование энергии обеспечивают И2Л-структуры с вертикальными инжекторами.
Функциональные устройства на биполярных транзисторах
На биполярных БИС, как и на МОП БИС, может быть выполнен ряд традиционных функциональных устройств, находящих широкое применение на практике. Ранее были рассмотрены характеристики биполярных полупроводниковых приборов, характеристики базовых схем, а также принципы их построения. При построении сложных логических БИС с их использованием, очевидно, необходимо знать свойства традиционных функциональных устройств. К наиболее важным из этих устройств относятся сдвиговые регистры, которые, как и при использовании МОП- технологии, служат для хранения данных. Поскольку при динамическом запоминании данных, т. е. при их запоминании с использованием зарядов в биполярных структурах, входные сопротивления транзисторов становятся чрезвычайно низкими, такие структуры, за исключением некоторых типов ЗУ на И2Л- схемах, в основном используются для построения статических регистров (рис. 2.111), содержащих перекрестно включенные вентили (схема типа «шнуровка»). Такая схема в сущности представляет собой триггер, имеющий два устойчивых состояния при логическом уровне 0 на обоих входах. Хранение данных
а 6 a
Рш 2 110. Полупроводниковые структуры типа И2Л. а — структура типа скремнпп в диэлектрике»; и— структура с транзисторами Шотки; в — И2Л- структура с диодами Шотки.
осуществляется в одном из этих двух состояний. Работа ТТЛ-, ЭСЛ- и И2Л-схем такого типа имеет некоторые небольшие различия, однако как логические вентили такие схемы совершенно эквивалентны. Некоторые схемы регистров имеют также ряд дополнительных функций. Вместе с тем, как следует из приведенного выше примера, на биполярных структурах динамическая память реализована быть не может, ввиду чего обычно переходят непосредственно к вентилям, и задача рассматривается как задача логического синтеза. Это относится и к БИС на биполярных структурах (за исключением И2Л-схем). Другими словами, основными особенностями БИС на биполярных структурах является то, что они имеют в своем составе некоторые специальные полупроводниковые приборы, например мно-
гоэмиттерные транзисторы, а также элементы, которые в соответствии с электрической схемой БИС встраиваются в отдельные изолированные области, и поэтому при анализе БИС на биполярных транзисторах легко переходить от ее логической схемы к электрической. В МОП БИС, напротив, используется большое количество вентилей передачи, а также предусмотрено
совместное использование вентилей передачи регистров и вентилей передачи включаемых перед ними мультиплексоров, что делает переход с уровня логиче-G^^
ской схемы к уровню элементов весьма д /3^*~ затруднительным. Таким образом, для
БИС на биполярных транзисторах расчет рИс. 2.111. Статический различного рода содержащих регистры регистр (триггер).
АЛУ, дешифраторов и триггеров можно
вести с использованием обычных методов синтеза логики, рассмотренных в книге «Логическое проектированием СБИС» (т. 4), т. е. возможен непосредственный переход к электрическим схемам. По этой причине в данной главе эти вопросы рассматриваться не будут.
Поскольку и в биполярных схемах виды вентилей могут быть различны, следует коснуться схем памяти. В ЗУ на биполярных БИС уровень интеграции ниже, чем в ЗУ на МОП БИС, в то же
Рис. 2.112. Ячейка памяти на бипо- Рис. 2.113. Динамическая ячейка па* лярных транзисторах. мяти на И2Л-структуре.Рис. 2.112. Ячейка памяти на бипо- Рис. 2.113. Динамическая ячейка па* лярных транзисторах. мяти на И2Л-структуре.
Рис. 2.112. Ячейка памяти на бипо- Рис. 2.113. Динамическая ячейка па* лярных транзисторах. мяти на И2Л-структуре.
Рис. 2.112. Ячейка памяти на бипо- Рис. 2.113. Динамическая ячейка па* лярных транзисторах. мяти на И2Л-структуре.
время на биполярных структурах могут быть реализованы ЗУ с достаточно высоким быстродействием, ввиду чего такие ЗУ находят применение в основном в качестве управляющей памяти и кэш-памяти ЭВМ.
Базовая схема ячейки памяти на биполярных транзисторах аналогична схеме шеститранзисторной ячейки на МОП-транзисторах (рис. 2.112). Известна схема динамической ячейки памяти (И2Л), несколько видоизмененная по отношению к схеме ячейки
динамического ЗУПВ на МОП-транзисторах (рис. 2.113). В этой схеме шины У, и X/ обычно имеют потенциал 3 В, а шина У/ — потенциал «земля». При записи 1 шина У, приобретает потенциал «земля», а шина X/ сохраняет потенциал 3 В. Благодаря этому данные запоминаются в виде заряда на емкости перехода коллектор — база прп-транзистора. При записи 0 шина У/ приобретает потенциал 3 В, а шина х/ — потенциал 2 В, вследствие чего накопленный заряд стекает через рпр-транзистор. При считывании шина У/ заземляется. При этом в зависимости от наличия или отсутствия заряда напряжение смещения между базой и эмиттером прп-транзистора изменяется, и считывание может быть произведено через шину х/.
Поскольку в биполярных схемах отсутствуют структуры, соответствующие МНОП-структурам и лавинно-инжекционным МОП-структурам с плавающим затвором, номенклатура ПЗУ на биполярных транзисторах ограничивается ПЗУ с масочным программированием и ППЗУ, программируемыми «прожигом» плавких перемычек.
Итак, в данной главе были рассмотрены характеристики и эквивалентные схемы биполярных и полевых МОП-транзисторов, т. е. основных типов элементов, используемых в современных БИС, а также базовые схемы вентилей и некоторые функциональные устройства, выполняемые с их применением. При расчете БИС следует исходить из особенностей работы указанных элементов и проектируемых из них схем и, кроме того, необходимо корректировать и оптимизировать режимы указанных схем с учетом предельных условий их эксплуатации. Во многих случаях достаточно вести проектирование БИС на базе описанных выше количественных методов или же качественных методов, основанных на некоторых, подчас смелых допущениях. Вместе с тем известно немалое количество ситуаций, при которых требуется коррекция рабочих характеристик устройств и их более строгая оптимизация, как, например, при выборе критического пути в процессе проектирования логической схемы или при расчете усилителей считывания для ЗУ. Методы моделирования схем, рассматриваемые в следующей главе, являются весьма действенным средством и незаменимы при расчете схем. При проектировании современных БИС для точной оценки влияния различных паразитных элементов, которые сопровождают рабочие элементы схемы, неизбежным становится применение методов численного анализа с использованием ЭВМ.
3
DВВ
Моделирование электронных схем
ввВ
В данной главе будут рассмотрены вопросы моделирования электронных схем при проектировании СБИС. Моделирование находит широкое применение при расчете схем на уровне транзисторов. В разд. 3.1 анализируется роль, которую играет моделирующая программа, а также ее входные и выходные данные. В разд. 3.2 рассмотрена проблематика упорядочения основных факторов методов формализации, позволяющих на систематической основе получать уравнения электронных схем, исходя из информации об этих схемах, служащей входными данными. В разд. 3.3 затронуты методы расчета характеристик электронных схем путем численного решения их уравнений, полученных указанным выше образом. В разд. 3.4 рассмотрены модели транзисторов, используемые в программах, моделирующих электронные схемы.
Проектирование и моделирование электронных схем
Значение моделирования
Целью проектирования электронных схем является определение структуры схемы (взаимозависимостей между ее элементами) и параметров ее элементов (значения сопротивлений резисторов и емкостей конденсаторов, параметры модели транзистора), которые удовлетворяли бы комплексу целевых электрических требований. При этом следует также учитывать возможные изменения напряжения питания, изменения температуры и отклонения параметров, обусловленные технологическими факторами. В качестве нормативных величин устанавливают, например, диапа-
зон допустимых изменений напряжения питания равным 5В± ±10%, а диапазон допустимых изменений температуры от —40 до + 110 °C. Эти цифры, очевидно, весьма важно знать при проектировании схемы. Отклонения параметров, обусловленные технологическими факторами, определяют процент выхода годных, т. е. тоже играют весьма важную роль.
Другими словами, если, например, в случае логического вентиля заданы его характеристики по постоянному току (передаточная характеристика и т. п.), характеристики переключения (время задержки переключения и т. п.) и электрические характеристики (допустимые отклонения, допустимая потребляемая мощность и т. п.), то с учетом ограничений на элементы схемы (диапазон, в котором правомерно анализировать параметры модели транзистора) желательно произвести автоматическое проектирование целевой электронной схемы, т. е. желательно осуществить ее синтез.
Однако методов, позволяющих решить эту проблему в общем виде, не существует. Несмотря на все трудности автоматического проектирования, желательно иметь возможность автоматически определять значения параметров элементов, которые позволили бы реализовать целевые характеристики для схемы, структура которой выбрана проектантом, как это, например, уже делается начиная с 50-х годов для линейных цепей типа фильтров. Иначе говоря, желательно производить оптимизацию параметров. Однако и эта проблема связана с весьма существенными трудностями. Для решения данной проблемы необходимо решить следующую задачу линейного программирования:
Целевая функция f (х)минимум (или максимум) ) ^ ^ Ограничения x^S сХ, J
где X — пространство объекта; S — подмножество, описывающее область допустимых схем.
В качестве типичного примера в этой связи можно рассмотреть задачу минимизации произведения времени задержки переключения и потребляемой мощности. В этом случае известные методы дают только локальное оптимальное решение. Метода же поиска истинного оптимального решения не существует.
При решении такого рода задач необходимо накапливать экспериментальные данные по выбору оптимальных алгоритмов их решения, а также по практически приемлемым способам увеличения размеров схем.
Проверка (верификация) схемы, разработанной проектантом, как правило, производится с использованием моделирующей программы. Как показано на рис. 3.1, в качестве входных данных проектант задает структуру схемы и характеристики ее
элементов, и методом моделирования на ЭВМ получает характеристики схемы, и, если они не удовлетворяют предъявляемым требованиям, модифицирует — если это нужно многократно — входные данные. Именно так осуществляется проектирование электронных схем при взаимодействии человека и машины. Функционально такой подход весьма далек от идеального. Тем не менее с конца 60-х годов он повседневно применяется при проектировании БИС, являясь весьма важным направлением машинного проектирования в целом. Одной из причин его распространения является то, что при проектировании транзистор-
(Вход)
Рис. 3.1. Функции средства моделирования электронных схем, ных электронных схем расчет, например, времени задержки и передаточной характеристики даже одного вентиля представляет собой весьма нелегкую задачу, что обусловлено нелинейностью характеристик транзисторов.
В ряде случаев вместо термина «моделирование электронных схем» применяют термин «анализ электронных схем», причем об «анализе» принято говорить тогда, когда принципы моделирования не могут быть четко определены с привлечением эмпирических приближений. Моделирование электронных схем дает решение «в пределах точности применяемой модели устройства и соответствующего метода расчета», и, если вводятся эмпирические приближения, не связанные с каким-либо четко сформулированным принципом, правильнее говорить не об анализе, а о моделировании. В частности, при анализе СБИС с высоким уровнем интеграции используются разнообразные приближения, и поэтому в этом случае целесообразнее говорить о моделировании.
Проектирование электронных схем, относящихся к БИС, осуществляется так, как показано на рис. 3.2.
Варианты (а) и (б) принято считать базисными. Однако на практике применяют и смешанные варианты.
Проектирование от верхнего уровня к нижнему. В этой случае все логические схемы трансформируются до уровня электронных, и на этом этапе производятся оценка результатов проектирования (на уровне электронных схем) с использованием моделирующей программы и, кроме того, проверка на уровне логических схем. При отсутствии ошибок, исходя из специфики реальных электронных схем, переходят к проектированию топологии БИС. При этом на принципиальных схемах целесообразно указывать длину и ширину канала МОП-транзисторов.
а
Рис. 3.2. Последовательности проектирования СБИС, а — «сверху вниз»; 6 —• «сшьу вверх».
Проектирование от нижнего уровня к верхнему. Согласно этому методу, исходя из базовых схем и функциональных блоков, производят проектирование БИС на уровне электронных схем и топологии внутри каждого функционального блока, а затем, привлекая функциональную схему, переходят от полученных результатов к уже спроектированным блокам. Таким образом, основную роль при проектировании топологии здесь играют соображения размещения блоков и трассировки межблочных соединений.
Следовательно, при проектировании СБИС моделирующая программа должна отвечать следующим требованиям.
/. Проверка схемных решений. 1а. При проектировании базовых схем, например вентиля или ячейки памяти, являющихся, как известно, базовыми логическими схемами, результаты, относящиеся, в частности, к структуре устройств, должны быть достаточно точными, и для оптимизации их характеристик по постоянному току, характеристик переключения, изменений их характеристик под воздействием внешних факторов, потребляемой мощности и т. п. следует использовать моделирующую про-
грамму, допускающую многократную модификацию параметров.
При проектировании функционально законченных логических блоков, например АЛУ, моделирующая программа используется в основном для проверки скорости обработки данных. Если поставленные цели не достигнуты, производится повторный расчет схемы по методу критического пути (путь передачи сигнала с максимальной задержкой) и повторяется проверка методом машинного моделирования.
По окончании проектирования БИС моделирующая программа используется для проверки БИС в целом, в том числе для проверки времени передачи сигналов между блоками и синхронизации сигналов на ее входах и выходах.
По окончании проектирования топологии должны быть определены емкости межсоединений, ввиду чего необходимо методом машинного проектирования произвести соответствующую проверку, вернувшись от топологической схемы к принципиальной. .
Выбор схемного решения. В том случае, если может быть предложено несколько схемных решений, целесообразно не моделировать их в виде физических объектов, а оценить их характеристики с помощью моделирующей программы и выбрать структуру схемы по результатам моделирования. Такой подход характеризуется меньшим количеством операций, меньшими временными затратами и меньшими расходами, чем при физическом моделировании.
Оценка работы схемы. Программа может быть использована для оценки факторов, которые с трудом поддаются анализу при физическом моделировании, например влияния паразитных емкостей и паразитных транзисторов, поведения схемы в аварийном режиме и т. п.
Входные и выходные параметры моделирующей программы. Структура данных
На вход моделирующей программы подаются данные о соединениях между элементами и их характеристиках. На основе этой входной информации с использованием методов формализации, изложенных в разд. 3.2, выводятся уравнения схем, а затем с использованием численных методов, описанных в разд. 3.3, находятся их решения. В соответствии с указаниями на входе программы результаты моделирования обычно выводятся на дисплей или на печатающее устройство.
Пример результатов моделирования представлен на рис. 3.3. Базовая форма входных данных для этого примера приведена ниже.
Рис. 3.3. Пример моделирования электронной схемы, а — принципиальная схема; б — выходные сигналы.
Для каждого элемента указывается его наименование, точки присоединения (начальная и конечная; для транзисторов — в последовательности коллектор, база, эмиттер) и значения его сопротивления, емкости и т. п. (для транзисторов указывается название модели).
VCC 605
RBI1210 К
RB23410 К
RC1631 К
RC2651 К
Т1320QND
Т2540QND
Для модели транзистора указывается ее название, относится ли транзистор к прп- или рпр-транзисторам и значения его параметров. Так, например, в рассматриваемом примере
принята модель Эберса — Молла (выражение (3.54) в разд. 3.4; CCS — емкость коллектор — подложка). Например, MODEL QND NPN (BF = 50, RB = 70, Р5С = 40,СС5 = 2лФ, TF = O,1 нс, TR=10 нс, СЕ = 0,9 пФ, СС=1,5 пФ, VA=50.
Для импульса указываются напряжения, соответствующие логическому 0 и логической 1, время, проходящее до момента начала нарастания, время нарастания, время спада и длительность импульса. Например, VIN 1 О PULSE (0 5 2 нс 2 нс 2 нс 80 нс).
Указывается форма выходных сигналов (в приведенном выше примере — это графики потенциала в точках 1, 3, 5): PLOT TRAN V(l) V(3) V(5).
Графически могут быть представлены и входные данные.
Существуют два способа обработки входных данных моделирующей программы.
Описание электронной схемы считывается, а затем после синтаксического контроля, а также проверки на отсутствие ветвей, не присоединенных к какой-либо узловой точке, вводится в общую структуру данных, удобную для проведения моделирования. Если имеется библиотека, проводится обработка с целью определения эталонных отношений.
Вводятся параметры управления процессом моделирования, в частности указывается способ моделирования, параметры управления численными операциями, параметры, связанные с повторным моделированием при изменении входных данных и т. п.
На выходе производится обработка заранее указанных отредактированных выходных переменных, а также обработка с целью последующего повторения процесса.
При моделировании электронных схем особую важность приобретает вопрос о том, какова структура данных о межэлементных соединениях. Дело в том, что от этого в сильной степени зависит время, необходимое для обработки входных данных и арифметической обработки. На практике обычно выбирают структуру данных, позволяющую просто представить характер- межсоединений, и используют метод табличного задания, обеспечивающий доступ к программе в процессе моделирования. Вместе с тем, обеспечив доступ к данным о межсоединениях на этапе предварительной обработки, можно составить весьма эффективную программу, и при проведении арифметических операций можно использовать способ, не предусматривавший наличия данных о межсоединениях (способ генерации или способ компиляции).
Говоря о способах представления данных о межсоединениях в электронной схеме, следует отметить, что с точки зрения удобств формализации и решения весьма эффективно представ-
ление этих данных в виде графов, а также в матричном виде. В некоторых применяемых на практике программах целесообразно использовать списочную структуру. Эти способы представления будут рассмотрены ниже.
Представление данных в виде графов. Граф G состоит из множества V и множества Е и обозначается как G=(V, Е). Элементы у множества V называются вершинами графа, а элементы е= (и, у)— его ребрами. Если ребра графа имеют направленность, граф называется ориентированным. Если ребро е(и, у) ориентировано от точки и к точке у, то точка и называ-
Рис. 3.4. Пример схемыРис. 3.4. Пример схемыРис. 3.5. Представление схемы рис. 3.4 посредством графа.Рис. 3.5. Представление схемы рис. 3.4 посредством графа.
Рис. 3.4. Пример схемы
Рис. 3.4. Пример схемы
Рис. 3.5. Представление схемы рис. 3.4 посредством графа.
Рис. 3.5. Представление схемы рис. 3.4 посредством графа.
ется начальной, а точка у — конечной. Если в электронной схеме ее структурные элементы сопоставить с ребрами графа (при этом элементы с числом выводов более двух моделируются в виде комбинаций элементов с двумя выводами), а эквипотенциальные точки — с его вершинами, то данные о межсоединениях могут быть представлены в виде ориентированного графа. Так, например, схема рис. 3.4 может быть представлена в виде ориентированного графа, показанного на рис. 3.5.
Представление данных в виде матриц. Данные могут быть представлены также и в матричном виде. В качестве средства их представления, базирующегося на описании вершин каждого ребра, на практике широко применяются матрицы инциденций, определяемые следующим образом:
А-М>А-М>аи=аи=(+1 если вершина i есть начальная точка ребра j.(+1 если вершина i есть начальная точка ребра j.— 1, если вершина i есть конечная точка ребра /,— 1, если вершина i есть конечная точка ребра /,О во всех прочих случаях.О во всех прочих случаях.(3.2)(3.2)
А-М>
А-М>
аи=
аи=
(+1 если вершина i есть начальная точка ребра j.
(+1 если вершина i есть начальная точка ребра j.
— 1, если вершина i есть конечная точка ребра /,
— 1, если вершина i есть конечная точка ребра /,
О во всех прочих случаях.
О во всех прочих случаях.
(3.2)
(3.2)
Другими словами, каждая строка матрицы образована вершинами графа, соответствующими эквипотенциальным точкам.
а каждый столбец — ребрами, соответствующими элементам схемы:
X Е
3
4
5
6
7
Ф
-1
1
1
0
0
Ф
0
0
— 1
1
1
©
1
-1
0
— 1
-1
Если граф не содержит петель, то матрицу А можно снова получить из несводимой матрицы D, полученной из матрицы инциденций, в которой исключена одна строка. Таким образом, при анализе электронных схем целесообразно применять несводимые матрицы, в которых исключена строка, соответствующая заземленным вершинам. Если схема имеет ветви, содержащие элементы с числом выводов более двух, например транзисторы, ее можно представить в виде матрицы инциденций, но нельзя представить в виде графа.
Списочная структура. Представление данных в показанной выше матричной форме неэффективно. Если число ветвей схемы равно т, а число узлов — п, то необходимый объем памяти составит О^тХп^, а время, требуемое только для того, чтобы сформировать нужную матрицу, также составит О(тХп)°.
Обычно матрицы или графы представляют с помощью так называемой списочной структуры. Элементы списка соединяются между собой указателями (переменные, указывающие расположение следующих данных). Каждый элемент состоит из собственно данных и указателя к следующему элементу.
Двумерная форма списка показана на рис. 3.6. Если индекс массива обозначить через i, то символ NAME(i) будет обозначать данные, а символ NEXT(i)—индекс следующих данных в списке. NEXT(O)—указатель заголовочного элемента списка. На рис. 3.6, виг показан пример нового списка, полученного в результате введения элемента С между В и D.
Добавив к списку еще один столбец и применив двунаправленные указатели, можно легко вводить или исключать элементы.
На рис. 3.7 показан пример представления схемы рис. 3.5 или матрицы (3.3) в виде списочной структуры. На рис. 3.7 ребра, для которых одна вершина является исходной точкой, связаны указателями. В этом случае объем памяти составляет O(m + /z) и, кроме того, легко производить добавление и исключение элементов.
п Запись О (и) означает, что рассматриваемая величина пропорциональна и. — Прим. ред.
Указатель начала спискаУказатель начала спискаИндексО23ИндексО23Индекс name nextИндекс name nextггРис. 3.6. Структура списка, а—-список; б —двумерное представление списка (а); в — введение элемента С в список (а); г — двумерное представление списка (в).
Указатель начала списка
Указатель начала списка
Индекс
О
2
3
Индекс
О
2
3
Индекс name next
Индекс name next
г
г
Хэширование. При обработке входных данных имена элементов, показанных на рис. 3.3, и имена моделей транзисторов сводятся в таблицу, и к ней добавляется таблица с данными о значениях параметров элементов и межэлементных соединениях. При этом широкое применение находит метод хэширования, используемый в компилирующих программах. Хэширование — это метод формирования структуры данных, позволяющий эффек-
Рис. 3.7. Представление списка для схемы рис. 3.5.Рис. 3.7. Представление списка для схемы рис. 3.5.тивно проводить регистрацию и поиск новых данных. Способ применения данного метода в обычной моделирующей программе показан на рис. 3.8. Согласно этому методу, адрес символа х в таблице вводов определяется хэш-функцией Л(х). В качестве таковой может быть использована функция /г(х) =xmod т, где т— число элементов. Однако на практике встречаются случаи, когда для различных х и х' функция Л(х) =Л(х'). Поэтому из таблицы вводов переходят в словарную таблицу с помощью заголовочных адресов символов с одинаковыми значениями хэш-функции. Эти символы можно индексировать и по именам ребер и по именам вершин. Таким об-
Рис. 3.7. Представление списка для схемы рис. 3.5.
Рис. 3.7. Представление списка для схемы рис. 3.5.
разом, имена ребер, имена вершин и значения параметров элементов регистрируются в словарной таблице.
Кроме того, известен метод построения древовидной структуры из отдельно взятых резисторов, конденсаторов и т. п. и хранения соответствующих символов. При этом поиск таблиц не нужен, однако при модификации древовидной структуры требуется увеличивать объем памяти для указателей.
История разработки моделирующих программ
Некоторые типовые программы, моделирующие электронные схемы, указаны в табл. 3.1. Из этой таблицы можно заключить, что процесс разработки моделирующих программ протекал следующим образом.
Этап 1 (1957—1963 гг.). Этот этап не отражен в табл. 3.1. На данном этапе объектом моделирования являлись линейные цепи (фильтры, корректоры и т. п.) и был создан ряд программ, позволяющих рассчитывать функции передачи линейных схем, их частотные характеристики и т. д.
Функция хэширования h(x) 'Функция хэширования h(x) 'ТаблицаТаблицавводовсловаряТаблицаТаблицавводовсловаряСимволы с одинаковыми значениями хэшированияСимволы с одинаковыми значениями хэшированияРис. 3.8. Обработка символов по методу хэширования.Рис. 3.8. Обработка символов по методу хэширования.
Функция хэширования h(x) '
Функция хэширования h(x) '
ТаблицаТаблица
вводовсловаря
ТаблицаТаблица
вводовсловаря
Символы с одинаковыми значениями хэширования
Символы с одинаковыми значениями хэширования
Рис. 3.8. Обработка символов по методу хэширования.
Рис. 3.8. Обработка символов по методу хэширования.
Этап 2 (1964—1970 гг.). В связи с появлением интегральных схем, а также с целью расчета схем, содержащих нелинейные элементы, были разработаны универсальные моделирующие программы, названия которых приведены в начале табл. 3.1 (NET1, ЕСАР).
Этап 3 (1971—1975 гг.). По мере увеличения уровня интеграции ИС для ускорения процесса моделирования стали использоваться такие методы расчета, как обработка базовых матриц, неявное интегрирование и т. д.
Этап 4 (с 1976 г.). В связи с еще большим повышением уровня интеграции интегральных схем и переходом от БИС к СБИС
Место разработки
Год разработки
Отличительные особенности
NET1
ЕСАР
Калифорнийский тет
ИБМ
уииверси-
1964
1965
Анализ внутренних переменных
«Узловой* анализ
Типичные классические программы
ASTAP
ИБМ
1973
Табличный метод генерации кода
SPICE
Калифорнийский тет
универси-
1975
«Узловой» анализ
Введение обработки разреженных матриц и неявного интегрирования
ANAP
«Нихон дэнки»
1975
Табличный метод, кусочно-линейный анализ
MOTIS
«Белл лэборатриз»
1975
Событийное моделирование
SPLICE
Калифорнийский тет
универси-
1979
Смешанное моделирование (совместно с логическим)
Моделирование соким уровнем
БИС с вы- интеграции
MACRO
ИБМ
1979
Многоуровневый метод Ньютона
требовались еще более быстрые методы моделирования, и соответственно в практику вошли средства, которые могут быть использованы при логическом моделировании. Кроме того, был предложен и внедрен ряд декомпозиционных методов решения, позволяющих не приносить в жертву точность решения.
В будущем в связи с дальнейшим развитием техники СБИС очевидно, придется считаться со следующими факторами: а) моделирующие программы, оптимальные — с экономической точки зрения — при расчете кристалла СБИС в целом. Желательно применение суперЭВМ, использующих алгоритмы, допускающие параллельную обработку данных, а также разработка аппаратных средств моделирования; б) упрощение способов формирования входных данных. Желательно создание систем, которые с еще большей степенью легкости можно применять при проектировании СБИС в целях автоматического формирования входных данных с использованием графики на рабочих станциях, а также базы данных; в) совершенствование библиотек элементов. Особо желательны возможность получения параметров моделей транзисторов из моделирующих устройств программ, связанных с программами, моделирующими процессы, а также возможность их простого согласования с экспериментальными данными; г) смешанное моделирование. Для определенных этапов проектирования большое значение, видимо, приобретут методы смешанного моделирования: менее точное — логическое моделирование и более точное — моделирование приборов (разд. 3.3.7 и 3.4.4).
Уравнения электронных схем
Методы формализации
К основным уравнениям, определяющим работу электронных схем, относятся первый и второй законы Кирхгофа и уравнения, описывающие характеристики элементов схемы. В схеме, содержащей В двухполюсников, для определения токов, проходящих через эти элементы, и напряжений на них необходимо 26 уравнений, из которых В уравнений может быть составлено по законам Кирхгофа, а остальные В уравнений — на основании характеристик элементов. Отметим, что форма записи законов Кирхгофа зависит только от способа соединений элементов схемы, а их характеристики — только от их электрических свойств.
Матричное представление законов Кирхгофа. Как было показано в разд. 3.1, б, способ соединений элементов схемы может
быть представлен в виде ориентированного графа, при построении которого элементам схемы соответствуют его ребра, а эквипотенциальным точкам — вершины. Ориентированный граф в свою очередь может быть представлен в виде матрицы инциденций или несводимой матрицы инциденций. Используя несводимую матрицу инциденций D, законы Кирхгофа можно записать в следующей форме. Первый закон (сумма токов, входящих в узел и исходящих из него, равна нулю):
(3.4)(3.4)Dib=0.
(3.4)
(3.4)
Второй закон (сумма напряжений, действующих в замкнутом контуре, равна нулю):
Drvn—vb = 0,(3.5)
где 1», Vb, un — вектор-столбцы, характеризующие токи в ветвях,
напряжения в ветвях и потенциалы в узловых точках.
Развернув соотношения (3.4), (3.5) применительно к графу рис. 3.5, можно найти, что
Г-1 1 1L о о -1Г-1 1 1L о о -1
Г-1 1 1
L о о -1
Г-1 1 1
L о о -1
Исключив из общего количества узлов N заземленный узел, на основе первого закона Кирхгофа можно получить (vV—1) уравнение, а на основе второго — уравнение для В ветвей. Кроме того, второй закон Кирхгофа можно выразить косвенно, обратившись к зависимостям между узловыми потенциалами и напряжениями в ветвях (можно представить замкнутый контур, в котором от концов каждой ветви к заземленному узлу направлена гипотетическая ветвь).
Представление характеристик элементов. Характеристики структурных элементов схемы могут быть выражены следующим образом:
Для сопротивлений f(t, и) =0.
Для линейных сопротивлений i = Gv или v=RL (3.6)
Для индуктивностей f(i, ф)=0, v = dq/dt.
Для’линейных индуктивностей ^—Li (ф — магнитный поток). (3.7)
Для емкостей f (9, и) =0, i=dq/dt.
Для линейных емкостей q=Cv (q—заряд).(3.8)
Источники тока и напряжения. Если ток (или напряжение) в данной ветви поддерживается на определенном уровне вне зависимости от напряжения (или тока) других ветвей, то такую ветвь рассматривают как источник тока (напряжения). Модель транзистора обычно может быть представлена на основе принципа «взаимной связи», согласно которому «ток или напряжение в данной ветви зависит от токов и напряжений в других ветвях». В качестве удобных средств реализации указанного принципа можно назвать метод зависимого источника тока и метод зависимого источника напряжения. Вопросы анализа модели транзистора рассмотрены в разд. 3.2.2. В прочих электронных устройствах характеристики элементов, как правило, выражаются через комбинации элементов, указанных выше.
«Узловой» анализ. Уравнения, связывающие законы Кирхгофа и характеристики элементов, называются уравнениями схемы. Характеристики всех элементов задаются в форме ib=Yvb (если они заданы в другой форме, производятся эквивалентные преобразования). Если источник тока описывается только создаваемым им током J, то уравнение схемы приобретает следующий вид:
Исключив из (3.9) Ь и vb, уравнение схемы относительно узлового потенциала ип можно получить в следующей форме:
VDYDTAvn= —D3. (3.10)
Таким способом может быть осуществлена формализация уравнения схемы относительно независимой переменной vn. Рассмотренный метод называют методом узлового анализа.
Неудобство метода узлового анализа состоит в том, что он не позволяет непосредственно исследовать поведение ветвей с источниками напряжения или с управлением током. Поэтому на практике как средство формализации широко, применяется модифицированный метод узлового анализа, в котором вводятся характеристики элементов, относящихся к указанным ветвям.
С формальной точки зрения его можно описать следующим соотношением:
ММ■ V» J _ Г J ' .ГЛд.■ V» J _ Г J ' .ГЛд.(3.11)(3.11)
М
М
■ V» J _ Г J ' .ГЛд.
■ V» J _ Г J ' .ГЛд.
(3.11)
(3.11)
где Е — напряжение источника; 1» — ток в ветви с источником тока или с управлением током.
Исключив из выражения (3.11) 1» и Е, можно получить выражение (3.10).
Анализ разрезов и анализ циклов. Если подграф G'= (У, F) связного графа С=(У,Е), где FaE, V—множество вершин, Е — множество ребер, также представляет собой связный граф и не содержит циклов, то F называют деревом графа G. Если множество V разделено на У1 и У:, то множество ребер, одни концевые точки которых принадлежат У|, а другие—Ус. называется разрезом графа G. Если дерево и дополнение дерева графа фиксированы, то одно ребро дерева и несколько ребер дополнения дерева образуют один разрез и при этом единственным образом. Аналогично однозначно определяется цикл, содержащий только одно ребро дополнения дерева. Задаваемые таким образом разрез и цикл соответственно называются главным разрезом и главным циклом. Если выбрать {4, 6} в качестве дерева графа рис. 3.5, то матрицы главного разреза и главного цикла могут быть представлены следующим образом.
Матрица главного разреза имеет вид
Матрица главного цикла имеет вид
Ребра
Циклы
Деревья
Дополнение дерева
4
6
3
5
7
<3,4}
1
0
1
0
0
15,4,6}
— 1
1
0
1
0
{7,6}
0
— 1
0
0
1
Обозначив матрицу главного цикла через [Г:Г], законы- Кирхгофа можно записать в следующей форме:
(ЗЛ2>(ЗЛ2>о ' F
(ЗЛ2>
(ЗЛ2>
—FT О
где V/, it — напряжения и токи в ребрах дерева; vi, it — напряжения и токи в ребрах дополнения дерева.
Формальный метод, позволяющий анализировать схемы на основе систем уравнений (3.12) и характеристик элементов каждого ребра, если в качестве независимых переменных выбраны напряжения ребер дерева vt и токи ребер дополнения дерева It, называется методом анализа разрезов или методом анализа циклов.
Метод анализа «разреженной» таблицы. Система уравнений схемы, в состав которой входят уравнения законов Кирхгофа и уравнения, описывающие характеристики элементов, может быть представлена в виде (3.13). Матрица коэффициентов в качестве элементов содержит значения ±1, постоянные, нелинейные операторы и дифференциальные операторы. Поскольку количество ее ненулевых элементов существенно меньше их общего количества, т. е. матрица является разреженной, данный метод называют методом анализа разреженной таблицы. Этот метод позволяет, используя таблицу, не переходить к группе более компактных уравнений путем исключения переменных, а непосредственно рассчитывать характеристики схемы.
Первый закон Кирхгофа" 0 ’D 1Второй закон КирхгофаDT0Хсрактеристикилине*. hoix сопротивлений1Характеристики нели1нейных сопротивлений0Харакг. эристики емкостей1Характеристики ннацктианостей-L<№Первый закон Кирхгофа" 0 ’D 1Второй закон КирхгофаDT0Хсрактеристикилине*. hoix сопротивлений1Характеристики нели1нейных сопротивлений0Харакг. эристики емкостей1Характеристики ннацктианостей-L<№(3.13)(3.13)
Первый закон Кирхгофа
" 0 ’
D 1
Второй закон Кирхгофа
DT
0
Хсрактеристикилине*. hoix сопротивлений
1
Характеристики нели
1
нейных сопротивлений
0
Харакг. эристики емкостей
1
Характеристики ннацктианостей
-L<№
Первый закон Кирхгофа
" 0 ’
D 1
Второй закон Кирхгофа
DT
0
Хсрактеристикилине*. hoix сопротивлений
1
Характеристики нели
1
нейных сопротивлений
0
Харакг. эристики емкостей
1
Характеристики ннацктианостей
-L<№
(3.13)
(3.13)
Здесь S — вектор-столбец, характеризующий свойства источника; емкости и индуктивности для простоты считаются линейными.
Анализ моделей транзисторов
Подробно модели транзисторов рассмотрены в разд. 3.4. Здесь же будут изложены вопросы представления характеристик транзисторов в уравнениях схемы. Для простоты будут рассмотрены лишь характеристики по постоянному току.
Эффект взаимной связи. В разд. 3.2.1 для простоты были рассмотрены элементы с двумя выводами. На характеристики элементов с числом выводов более двух полученные выше выводы могут быть распространены следующим образом. Пусть для труппы из р ветвей характеристика сопротивления 2р-полюсни- ка описывается следующим уравнением:
f(i,v) = O.(3.14)
Принято говорить, что в элементах с р^2 присутствует эффект взаимной связи. Сопротивления, в которых наблюдается этот эффект, могут быть представлены в форме зависимых источников тока или напряжения.
Для зависимого источника напряжения
Vi = fi(Vi. -.у^^и» ->Vp3v -Лр\(3.15)
Для зависимого источника тока
Ц = fi (up •••> у pi iv •••• H-v ii+v •••« ^pY(3.16)
Если из 2р переменных р-ветвей отнести либо к напряжению, либо к току и обозначить их через х, а оставшиеся р переменных обозначить через у, то характеристика сопротивления 2р-полюсника примет вид
y=f(x).(3.17)
Это смешанный способ записи; всего существует 2р возможностей выбора. Если f уравнения (3.17)—линейная функция, то эти элементы считаются линейными. Если пространство, занимаемое х, разделить на несколько конечных областей, и в каждой области характеристики элемента будут линейными, то общая характеристика элемента будет ку сочно-лине иной. При р=\ будет иметь место так называемая кусочно-линейная аппроксимация.
Характеристики транзисторов. Характеристики биполярных и МОП-транзисторов по постоянному току, если пренебречь влиянием подложки, могут быть представлены посредством сопротивления трехполюсных элементов, т. е. в конечном итоге четырехполюсников. Так, например, в случае биполярных транзисторов с общей базой (рис. 3.9, а) в зависимости от способа
выбора переменных из набора ie, ic, ve, «с существуют 4 способа записи. Одна из них имеет следующий вид:
t,t,(3.18)(3.18)аи — а121 Г exp(qv,lfcT)—l 1. —°2i®22 J L explqvJkD — l J ’
t,
t,
(3.18)
(3.18)
где а — постоянные; q — заряд электрона; к — постоянная Больцмана; Т — абсолютная температура.
Рис. 3.9. Способы представления биполярного транзистора, а — представление посредством схемы с общей базой; б — представление в виде взаимосвязанных резисторов; в — представление в виде источников с зависимыми токами.Рис. 3.9. Способы представления биполярного транзистора, а — представление посредством схемы с общей базой; б — представление в виде взаимосвязанных резисторов; в — представление в виде источников с зависимыми токами.
Рис. 3.9. Способы представления биполярного транзистора, а — представление посредством схемы с общей базой; б — представление в виде взаимосвязанных резисторов; в — представление в виде источников с зависимыми токами.
Рис. 3.9. Способы представления биполярного транзистора, а — представление посредством схемы с общей базой; б — представление в виде взаимосвязанных резисторов; в — представление в виде источников с зависимыми токами.
Уравнение (3.18), как показано на рис. 3.9, б, может быть, интерпретировано как уравнение нелинейных четырехполюсников, имеющих взаимосвязь. Кроме того, его можно интерпретировать и как уравнение зависимого источника тока с регулируемым напряжением. Действительно, как показано на рис. 3.9, в, величины тока эмиттера и тока коллектора зависят от напряжения коллектора, напряжения эмиттера и от напряжений в других ветвях.
^124»^22] Lv«^124»^22] Lv«Использование Л-параметров, типичных для малосигнальных моделей, представляет собой гибридный способ записи, при котором для схемы с общим эмиттером в качестве независимых переменных выбирают иье и 1е. В этом случае
^124»
^22] Lv«
^124»
^22] Lv«
(3.19>
ю*
Рис. ЗЛО. Кусочно-линейные модели статических характеристик транзисторов, я — входная характеристика; б — выходная характеристика.
Рис. 3.11. Кусочно-линейные модели характеристик полевых МОП-транзисторов. а —двумерная модель; б —одномерная модель.
Кусочно-линейная модель для той же схемы с общим эмиттером представлена на рис. 3.10. От табличного способа представления к кусочно-линейной модели можно перейти, применив линейную интерполяцию между соседними точками выборки. Характеристики МОП-транзистора можно отобразить, как показано на рис. 3.11, посредством двумерной модели ids= =Hvgs,Ods) или одномерной модели vnop=g(vbs), где ids — ток стока, ves — напряжение между затвором и истоком, vnoP— пороговое напряжение, оь$ — напряжение между подложкой и истоком.
Численные методы решений уравнений электронных схем
Анализ характеристик линейных схем по постоянному и переменному току
Если в состав схемы в качестве структурных элементов входят только линейные сопротивления и источники питания, т. е. схема линейна, то, как следует из (3.9) и (3.13), уравнения схемы сводятся к системе уравнений первого порядка
Лх = Ь. (3.20)
Иначе говоря, задача анализа характеристик линейной схемы по постоянному току сводится к решению системы линейных уравнений (3.20). Задача же анализа ее характеристик по переменному току предполагает описание таких ее элементов, как емкости и индуктивности при помощи дифференциального оператора d/dt~j&, где /=У—1, и многократное решение линейных уравнений с комплексными числами относительно ряда значений го. Как будет показано ниже, анализ нелинейных схем по постоянному току и анализ переходных процессов предполагают многократное решение линейных уравнений, так что основная проблема состоит в том, каким образом эти уравнения можно решить наиболее эффективно.
Методы решения системы уравнений первого порядка делятся на прямые (например, методы последовательного исключения переменных; ниже — методы исключения) и косвенные (итерационные методы, при которых в качестве исходного значения берется первое приближенное решение; ниже — итерационные методы). Косвенные методы находят применение в тех случаях, когда абсолютные значения диагональных элементов матрицы коэффициентов намного больше значений ее других элементов. В противном случае (т. е. при неудовлетвори-
тельных условиях) целесообразно использовать прямые методы, откуда следует, что при решении уравнений электронных схем широко применяются именно прямые методы.
Эти методы будут кратко рассмотрены ниже.
Метод исключения (метод Гаусса). Сперва в системе уравнений первого порядка
+fl12^2 + .-.А-<ЧпХ,г = Ь1 ' а^х^-^-й^х^ А*•"*^а2пХп = Ьй(3 21)
^п1^14~^п2^24* •" 4*^ппхп = Ьп .
производят исключение Хь Поделив первое уравнение на Ои, получаем
Xi 4-(012^11) ^2 4* ••• 4- (^1п/Яц)хп = bja^.(3.22)
Умножив обе части (3.22) на 021 и вычтя результат из второго уравнения (3.21), находим, что коэффициент при Xi становится равным нулю. Продолжая эту процедуру до п-строки, можно исключить Хь После соответствующего количества повторений может быть получено уравнение (3.23). Данный метод называется методом исключения с прямой подстановкой.
преобразуется в единичную верхнюю треугольную матрицу U, т. е. имеет место преобразование Лх=Ь в Ux=y. Теперь многократно производя подстановки в обратном порядке, т. е. начиная от и-строки (3.23), можно получить х. Действительно,
Хп = Ь п, xn-i = b п.^—а п_^ п • хп*,
и соответственно
хг=Ь'т— У; а'цх}, г=п—1, п—21.(3.24)
/-Г+1
Метод Краута. В результате перехода к треугольной форме, положенного в основу метода Гаусса, матрица коэффициентов А может быть представлена в виде произведения нижней треугольной матрицы L и единичной верхней треугольной матри-
цы U. Согласно методу Краута, матрицы L и U могут быть сформированы, исходя из (3.25), а х может быть найден путем прямой подстановки (решение матрицы Ly = b относительно у) и обратной подстановки (решение матрицы Ux = ^ относительно х):
(3.25) и;(3.25) и;к-i.^1к = ^1к ^i hm^mkt ^^>^ 4" 1 > •••*^»т=\к-i.^1к = ^1к ^i hm^mkt ^^>^ 4" 1 > •••*^»т=\ltk = O» i<k\ ^==0, I <k, к=\. 2,..., П.ltk = O» i<k\ ^==0, I <k, к=\. 2,..., П.^кк — 1
(3.25) и;
(3.25) и;
к-i.
^1к = ^1к ^i hm^mkt ^^>^ 4" 1 > •••*^»
т=\
к-i.
^1к = ^1к ^i hm^mkt ^^>^ 4" 1 > •••*^»
т=\
ltk = O» i<k\ ^==0, I <k, к=\. 2,..., П.
ltk = O» i<k\ ^==0, I <k, к=\. 2,..., П.
I)
Преимуществом метода Краута является то, что при изменении b нет необходимости заново представлять матрицу А в виде произведения LU. Таким образом, при использовании метода Гаусса и метода Краута временные затраты на проведение вычислений имеют порядок п3/3, а если изменяется Ь, то при использовании метода Краута они имеют порядок п2.
Обработка разреженных матриц. По мере того как растут масштабы задач, связанных с матрицами коэффициентов А уравнения (3.20), возрастает степень разреженности матрицы (количество ненулевых элементов матрицы становится много меньше их общего количества), ввиду чего отпадает необходимость в запоминании и обработке нулевых элементов и возрастает эффективность обработки матрицы. Численные методы, основанные на использовании разреженности матриц, нашли реальное применение при составлении программ после того, как в конце 60-х годов была подтверждена применимость процедуры обработки разреженных матриц, базирующейся на методе исключения Гаусса.
• Вычислительной основой обработки разреженных матриц является метод Гаусса или метод Краута. В основном такой •способ обработки матриц используется в программировании. На практике известны две следующие возможности его реализации.
Разделение матрицы. Если матрица коэффициентов А может быть преобразована в блочную треугольную матрицу типа показанной на рис. 3.12, то необходимость обработки нулевых элементов в левой нижней области отпадает и, разделив матрицу на блоки, можно перейти к решению системы линейных уравнений. Матрица, которую путем перемены мест рядов и столбцов можно преобразовать в треугольную, называется
сводимой. В тех случаях, когда такое преобразование невозможно, осуществляют преобразование в квазиблочную треугольную матрицу, что позволяет расширить области с нулевыми элементами. В этих случаях, произведя соответствующие подстановки, задачу можно свести к решению системы уравнений, параметры которых соответствуют размерам правого нижнего блока, и тем самым повысить эффективность вычислений.
Выбор центрального элемента. Если на каждом этапе процедуры исключения с прямой подстановкой, предусматриваемой методом Гаусса, в качестве центрального выбирать самый
Рис. 3.12. а — блочная треугольная матрица, б— квазиблочная треугольная матрица.
верхний диагональный элемент еще не обработанной области матрицы, то на его месте появляется нуль или же величина настолько малая, что погрешность вычислений существенно ее превышает. Следовательно, в данной ситуации может быть использован метод «полного выбора», согласно которому на к- шаге в качестве центрального выбирается элемент с наибольшим абсолютным значением и производится замена строк и столбцов, или метод «частного выбора/>, согласно которому б качестве центрального выбирается элемент с наибольшим абсолютным значением из ^-столбца и производится замена строк. Вместе с тем для облегчения обработки разреженных матриц и сокращения времени вычислений весьма важно выбирать центральный элемент таким образом, чтобы число ненулевых элементов, появляющихся на каждом этапе, было минимально. Эффективных методов нахождения oni имальной процедуры исключения, обеспечивающей достаточную «разреженность» матрицы, не существует, и на практике обычно находят применение эвристические методы. Максимальное количество ненулевых элементов, возникающих при выборе (в качестве центрального) элемента ац^ для /?-этапа, определяется как произведение количества ненулевых элементов f-строки, за исключением элемента ац^. на количество ненулевых элементов /-столбца, за
исключением элемента а^. Выбор центрального элемента, позволяющий минимизировать это произведение, производится по методу Марковица. В случае повторного моделирования с модификацией значений элементов одной и той же схемы структура разреженной матрицы коэффициентов остается прежней и изменяется лишь количество ненулевых элементов. В этом случае заранее определяется последовательность центральных элементов, что обеспечивает высокую эффективность вычислений на каждом цикле расчета. Кроме того, известны методы, предусматривающие формализацию последовательности вычислений в виде программы.
В ряде случаев выбор центрального элемента, обеспечивающего достаточную разреженность матрицы, противоречит выбору с точки зрения минимизации ошибки расчета. Так, например, если предпочесть первое, то необходимо считаться с тем, что нельзя выбирать элемент, абсолютное значение которого не превышает некоторой величины. Отметим, что если исключение переменных производится в определенной последовательности на основе анализа разреженной таблицы, то оптимизация может быть проведена по методу узлового анализа. Таким образом, можно утверждать, что с точки зрения «разреженности» анализ разреженных таблиц более эффективен, чем узловой анализ. Дело в том, что в процедуре исключения, предусматривающей переход от анализа разреженной таблицы к узловому анализу, не сохраняется разреженность.
Итерационный метод Гаусса — Зейделя. В качестве примера косвенных методов можно назвать метод Гаусса — Зейделя, определяемый следующими уравнениями (& — количество итераций):
Исходные значения: x/0) = ^/nzz.
Итерационные вычисления:
Решение вопроса о сходимости; |х(А:)—x(w) | < е, где е—достаточно малая положительная величина.
Действительно, если матрица А может быть представлена в виде 4 = L+D + t/, то это эквивалентно использованию значения Ux, полученного в результате предшествующей итерации. L, U — нижняя и верхняя треугольные матрицы, не содержащие диагональных элементов, D— диагональная матрица. Другими словами, уравнение (3.20) представляют в виде
(L+P) х^ = b—Ux^(3.27)
и ищут его решение.
Анализ характеристик нелинейных схем по постоянному току
Анализ характеристик по постоянному току схем, содержащих нелинейные сопротивления, сводится к решению нелинейных уравнений вида
f(x)=O. (3.28)-
Законы Кирхгофа применимы не только к линейным, но и к нелинейным характеристикам элементов и поэтому, вернувшись к уравнениям законов Кирхгофа и уравнениям, описывающим характеристики линейных и нелинейных резистивных элементов, и исключив все компоненты, кроме относящихся к нелинейным резистивным элементам (методом прямой подстановки), можно получить
Следовательно, характеристики нелинейной схемы по постоянному току можно найти путем обратной подстановки, предварительно решив нелинейные уравнения (3.28) при условии (3.29).
Для решения системы нелинейных уравнений f(x)=O применяется метод Ньютона — Рафсона. Метод предусматривает использование начального приближенного решения х<0), проведение итерационной процедуры и, если величина | (х<*+*>—x<*))/x<ft+1>| достаточно мала, констатацию факта сходимости (к — количество итераций):
xU+i) = x(*)_J-lf(x«>),
d/(xW)дх^d/(xW)дх^(3.30)-(3.30)-dh^ldx^.d^x^ldx*
d/(xW)дх^
d/(xW)дх^
(3.30)-
(3.30)-
д(Дх^1дх,...дк^1дхп
В процессе итерационной обработки уравнения (3.30) на каждом этапе итерации могут быть получены значения f(x<*>) и /; это эквивалентно решению линейного уравнения в форме
J.^k*O_ х^ = _ f^kyy (331),
Другими словами, решение нелинейных уравнений можно интерпретировать как повторное решение линейных на каждом этапе итерационного процесса.
Метод Ньютона — Рафсона имеет квадратичную сходимость, т. е. погрешность для (& + 1)-приближения убывает пропорцио-
нально квадрату погрешности для /^-приближения. Однако реальные схемы имеют тот недостаток, что если первое приближенное решение оказывается сравнительно далеким от истинного, то сходимости не будет. В частности, если в расчете фигурирует экспоненциальная функция, используемая при моделировании характеристик диодов и транзисторов, то необходимо принимать некоторые специальные меры, например понижать величину погрешностей при итерационном расчете, изменять выбор независимых функций в соответствии с диапазоном напряжений и т. п. Для понижения величины погрешностей используется модифицированный метод Ньютона — Раф- сона.
[Этап 1]. Если Ilf(х(*))||>||f(х^1))||, то следует переходить к следующей итерации.
[Этап 2]. Если Ilf (х<*>) ||<||f (х<*+1>) ||, то следует произвести дополнительную итерацию.
Иначе говоря, используя соответствующее значение Х(0<Х<1), можно произвести нормирование в следующем виде:
x^+i) = х(^) _^_ х (х(/г+1) — х(/г)).
Если ожидаемый результат не достигается, дополнительную итерацию следует произвести повторно. Для решения проблемы сходимости, т. е. устранения существенного недостатка, присущего методу Ньютона — Рафсона, может быть использован метод, сводящийся к анализу переходных процессов, т. е. метод, согласно которому вместо уравнения f(x)=O решают уравнение df(x)/dt±f(х) =0 и анализируют характеристики постоянного тока для стационарного состояния. Кроме того, в тех случаях, когда характеристики нелинейных элементов выражаются через характеристики линейных, может быть использован метод Оцуки — Фудзисава — Кумагаи, согласно которому решение проблемы сходимости сводится к повторенному конечное число раз поиску и нахождению решения для схемы с линейными резистивными элементами. Иначе говоря, пространство решений делится на конечное число многоугольных областей, каждая из которых обладает линейными свойствами, так что решение может быть получено в результате проведения следующего итерационного процесса:
х‘**‘> = х<ь> _ х. j-i f (х<*>),(3.32)
где Х=1, если область не модифицирована относительно переменной хг, в противном случае X=min{(x1X—Xiw) / ^X(W>—х/л>)}, где i=l, ..., п; XiX — значение х„ соответствующее первому пересечению границы при переходе от xtw к х/*+1>. Если Х=1, решением будет x<h+1).
Анализ переходных процессов
В систему уравнений, описывающих динамические характеристики схемы в форме (3.13), входят не только уравнения законов’ Кирхгофа и уравнения, описывающие ее резистивные элементы, но и дифференциальные уравнения, описывающие ее емкости и* индуктивности. Если в матрице коэффициентов (3.13) исключить часть постоянных, то исходная система уравнений сведется к обычным дифференциальным уравнениям:
f(x,x,0 = 0, х(/ = О) = хо.(3.33)
Таким образом, анализ переходных процессов (временного отклика) представляет собой задачу решения обычных дифференциальных уравнений. Другими словами, разбив временной интервал [О, Г] на конечное число отрезков h. (для простоты длина отрезка считается постоянной) и положив
/о = О, tN = T, tn+i = tn+h, n = 0, 1,..., N, (3.34)
для каждого момента времени /„ численным способом можно найти приближение х„ к истинному решению х(/п). Величины хп определяются по формулам численного интегрирования. Для простоты будем рассматривать стандартную скалярную форму
x=f(x,0-(3.35)
Если решения получены до момента п, то приближенная формула для получения решения в момент (и-Ы) имеет следующий вид: i=pt=p .
Х(п+1) — 5 ai Хп~1 ~Ь ^ 2 ^ X”~i"(3.36)
<-0i—I
При р=0 она принимает вид
Xn+i==xn4-/i[p.xn + (l— р)хп+1].(3.37)
Случай р= 1 соответствует методу явных функций, случай р^ 1 — методу неявных функций. Первый метод известен под названием метода Эйлера с прямой подстановкой. Если отношение максимальной и минимальной постоянных времени велико, что имеет место, например, в ИС с паразитными емкостями, устойчивость решения снижается и оно не может быть практически использовано при ц=0 и p.= V2:
Хп+1 = хв-+-Лх(п+1) (метод Эйлера с прямой подстановкой) (3.38)
И Хп+1= Хд+ (/i/2)(xn-}-xn+1) (метод трапеции) (3.39) соответственно.
Как следует из изложенного выше, в случае явных функций' получение решения xn+i по известному решению хп трудностей' не представляет. Однако в случае неявных функций такая процедура невозможна и приходится прибегать к решению системы линейных или нелинейных уравнений. Отметим, что использование, например, метода Эйлера с обратной подстановкой равноценно переходу от емкостей и индуктивностей к их эквивалентным схемам, показанным на рис. 3.13.
Выбор формул интегрирования должен производиться с учетом соображений устойчивости и погрешности решения. Если
Рис. 3.13. Аппроксимация по методу Эйлера с обратной подстановкой.
истинное решение устойчиво вне зависимости от способа разделения на отрезки К, то устойчивое решение называют А-ста- бильным. Если в уравнении (3.37) ц^А, оно тоже будет А-стабильным. Погрешность интегрирования зависит от способа деления временного интервала. Таким образом, с уменьшением длительности отрезков, на которые делится временной интервал, время, затрачиваемое на вычисления, возрастает, а с увеличением их длительности решения нелинейных уравнений в каждый момент времени не обладают сходимостью. Обычно длительность отрезка устанавливают для каждого данного момента времени, ориентируясь на погрешность, определяемую формулами интегрирования, или на количество итераций при использовании метода Ньютона — Рафсона.
Последовательность вычислений при моделировании переходных процессов такова.
[Этап 1]. Первая аппроксимация значения переменной при /п+1 (с использованием ее значения при /п или прогностического уравнения).
[Этап 2]. Переход от емкостей и индуктивностей к сопротивлениям с помощью формул интегрирования.
[Этап 3]. Переход от нелинейных элементов к линейным с использованием приближения Ньютона — Рафсона.
[Этап 4]. Решение линейных уравнений.
[Этап 5]. Переход к этапу 6, если приближение Ньютона — Рафсона обладает сходимостью. В противном случае — переход к этапу 3.
[Этап 6]. Конец — по достижению момента Т. В противном случае — задание нового временного отрезка и переход к этапу 1.
Анализ температурных сдвигов характеристик. Статистический анализ
При проектировании ИС необходимо принимать во внимание сдвиги их характеристик, обусловленные изменениями температуры, изменениями напряжения питания и технологическими допусками. Параметры проектирования надлежит выбирать соответственно так, чтобы можно было получить характеристики, удовлетворяющие предъявленным к ним требованиям, несмотря на указанные сдвиги.
Сдвиги характеристик под действием уходов температуры или напряжения питания можно получить путем их повторного моделирования при заданных значениях напряжения и температуры во всем интервале допустимых напряжений (например, 5В ± 10%) и диапазоне рабочих температур (например, от —40 до + 110 °C). При анализе температурных сдвигов характеристик для каждого заданного значения температуры необходимо рассчитать значения параметров элементов (для транзисторов— параметры модели). В численных математических моделях транзисторов, рассмотренных в разд. 3.4, температура рассматривается как переменная, и поэтому значения параметров при заданных температурах могут быть определены из модели. Значения сопротивлений резисторов и емкостей конденсаторов можно приближенно определить, воспользовавшись разложением в ряд Тейлора относительно комнатной температуры То:
Р (Т) = р (То) [ 1 + А (Г-То) + В (Т-Т0П(3.40)
где А — температурный коэффициент 1-го порядка; В — температурный коэффициент 2-го порядка.
Отметим, что для сопротивлений Л = 0,002, В = 0. Результаты анализа температурного сдвига характеристики передачи логической схемы на переключателях тока приведены на рис. 3.14.
Анализ сдвига характеристик, связанного с технологическими допусками, для простоты может быть проведен только для
характеристик постоянного тока:
f(x,p) = O, y = g(x,p).f(x,p) = O, y = g(x,p).(3.41)(3.41)
f(x,p) = O, y = g(x,p).
f(x,p) = O, y = g(x,p).
(3.41)
(3.41)
Он сводится к задаче нахождения распределения у по известному распределению расчетного параметра р. Известны три типовых подхода к решению этой задачи.
Метод «наихудшего случая». В этом случае используется максимальное (или минимальное) значение р. Поскольку метод
Рис. 3.14. Пример анализа температурных сдвигов.Рис. 3.14. Пример анализа температурных сдвигов.
Рис. 3.14. Пример анализа температурных сдвигов.
Рис. 3.14. Пример анализа температурных сдвигов.
не позволяет учитывать статистический характер распределения р, в ряде случаев он дает «наихудшие» значения, которые не могут появиться в реальных обстоятельствах. Таким образом, оценка по этому методу иногда оказывается гораздо более жесткой, чем это реально необходимо.
Метод Монте-Карло. Этот метод предусматривает формирование последовательности случайных чисел, распределение которых соответствует распределению р, моделирование соответствующей схемы и нахождение таким образом распределения у. При увеличении с целью повышения точности количества выборок время, требуемое для проведения вычислений, возрастает. Метод вполне удовлетворительно отражает реальные режимы и поэтому широко используется на практике.
Метод моментов. Метод позволяет получить стандартное отклонение аУ£ параметра у/, если известно стандартное откло-
некие распределения oPi некоторого параметра р,, с использо- ■ванием следующего соотношения:
О2 =[_^_05«1_О*' L^ Р1 дРп°р»О2 =[_^_05«1_О*' L^ Р1 дРп°р»дР1 piдР1 pi_^0_ дрп Рп_^0_ дрп Рп(3.42)(3.42)
О2 =[_^_05«1_О
*' L^ Р1 дРп°р»
О2 =[_^_05«1_О
*' L^ Р1 дРп°р»
дР1 pi
дР1 pi
_^0
_ дрп Рп
_^0
_ дрп Рп
(3.42)
(3.42)
• где R — корреляционная матрица.
Отметим, что при использовании метода моментов распределение предполагается нормальным, хотя отклонение значений параметров реальных ИС не обязательно подчиняется нормаль- >ному закону. Однако при достаточно большом количестве вы-
• Рис. 3.15. Пример анализа сдвигов за счет разброса параметров.• Рис. 3.15. Пример анализа сдвигов за счет разброса параметров.
• Рис. 3.15. Пример анализа сдвигов за счет разброса параметров.
• Рис. 3.15. Пример анализа сдвигов за счет разброса параметров.
борок результаты, которые дает метод, хорошо согласуются с центральной предельной теоремой, и можно считать, что распределение отклонений подчиняется нормальному закону. По методу моментов величины отклонения под действием факторов первого порядка могут быть определены сравнительно просто, .вследствие чего метод находит широкое применение на практике. Результаты анализа сдвига характеристик, связанного с технологическими допусками, представлены на рис. 3.15.
Моделирование БИС с высоким уровнем интеграции
Моделирование электронных схем с использованием методов, рассмотренных в разд. 3.3.1—3.3.3, широко применяется на практике. В частности, во многих случаях находят применение комбинации из метода анализа разреженных матриц, метода Ньютона — Рафсона и метода неявного интегрирования. Вместе с тем если уровень интеграции сложной схемы характеризуется числом узловых точек N, то время, затрачиваемое на моделирование, составляет 0(Wm), где 1,2</п<1,5, так что уровень интеграции схемы, которая может быть смоделирована на практике, имеет порядок 1000 элементов на кристалл. С другой стороны, уровень интеграции ИС постепенно нарастает — происходит переход от БИС к СБИС, и требования к процессу моделирования ИС с высоким уровнем интеграции становятся чрезвычайно жесткими. Один из методов решения этой проблемы связан с теми надеждами, которые возлагают на прогресс в области средств аппаратного обеспечения ЭВМ. В связи с этим можно упомянуть использование векторных процессоров, создание специальных моделирующих ЭВМ и т. п. Известны также методы, связанные с совершенствованием вычислительных процедур. К ним относятся методы, позволяющие существенно повысить скорость обработки данных, жертвуя точностью результатов, а также методы, обеспечивающие высокую точность моделирования на уровне транзисторов. К первой группе этих методов принадлежат методы событийного моделирования, используемые при логическом моделировании, а ко второй — методы, базирующиеся на разделении схем в той или иной форме. В результате внедрения этих новых методов ожидается повышение эффективности моделирования на 2—3 порядка, т. е. можно утверждать, что в настоящее время начался новый этап развития техники моделирования электронных схем.
Цифровые ИС с высоким уровнем интеграции имеют две следующие отличительные особенности: 1) цифровые схемы разделяются на отдельные функциональные блоки; 2) схема, которая работает в данный момент времени, представляет собой лишь малую часть всей схемы.
Эти особенности цифровых схем активно используются при моделировании ИС с высоким уровнем интеграции. В частности, в методах событийного моделирования, издавна применяемых в логических моделирующих программах, активно используется вторая из названных особенностей. Эти методы основаны на том, что изменение состояния на выходе некоторого логического вентиля влечет за собой изменение состояния только на входах вентилей, соединенных с ним; поэтому изменения величины логических сигналов можно рассчитывать только на пути
их распространения. Если какие-либо подсхемы электронных систем не изменяют своего состояния, их называют неактивными, или латентными. Определение неактивных схем формулируется следующим образом. Обозначим переменную на входе частной схемы S через и, внутреннюю переменную через х, а переменную на выходе схемы через у. Тогда если погрешность интегрирования для хп+\ и t/n+i меньше погрешности, указываемой пользователем, и, кроме того, разность |ип+1—«п| также меньше этой погрешности, то схема S называется неактивной. Другими словами, если схема S неактивна, то поиск следующего решения не нужен, т. е. можно считать, что x„+i = = *п.
В качестве методов моделирования, использующих эти особенности ИС с высоким уровнем интеграции, можно назвать следующие.
Событийное моделирование. Программы, моделирующие электронные схемы (например, программа MOTIS; см. табл. 3.1) и позволяющие, как и программы логического моделирования, находить решения относительно путей передачи сигнала, называются также «временными» моделирующими программами. С их помощью можно производить обработку данных со скоростью на два порядка выше, чем при использовании стандартных средств. Это позволяет применить их при моделировании переходных процессов в логических МОП-схемах. Основной принцип этих средств состоит в том, что они базируются на итерационном методе Гаусса — Зейделя (разд. 3.3.1).
Для узловой выходной точки МОП-вентиля составляется узловое уравнение. В частности, если к выходному узлу подключена линейная заземленная емкость и потенциал узловой точки равен и, а сумма токов, втекающих в узел, равна g, то это уравнение принимает следующий вид:
Cdv/dt + g^=0.(3.43).
Воспользовавшись формулой интегрирования Эйлера с обратной подстановкой [уравнение (3.38)] и положив, что dv!dt= = (vn+i—vn)/h, h=tn+i—tn, уравнение (3.43) можно переписать в следующем виде:
(1/й) (Си (Vn+i,i—yn,i) + ••• + C1V (Уп-ил—упл))4"4-51 (Уп+М. ...,Оп+1л)=0,
( 1 //l) (С21 (Уп+1,1УП , 1) 4" • • • 4" С2д (ОП+1 Д — On л)) 4“
4-52(yn+i,iуп+1л)=°.(3-44>
(1 /й) {C,i (уп+м—уп .1 + •• • 4- Cw (yn+i,,—»п л)) 4-4-5<,(уп+1Луп+м)=0.
где vn> i~Un,q— известные величины, и поэтому (3.44) в матричном виде можно представить как
И + Я + Ы v„+1 = b, (3.45) где L, U — нижняя и верхняя треугольные матрицы, не содержащие дополнительных элементов; D — диагональная матрица.
Во временных моделирующих программах используется аппроксимация, в соответствии с которой при поиске решений уравнения (3.45) в последовательности от yn+i, 1 к Un+i,» используют или метод Гаусса — Зейделя, считая величину (/•Vn+i известной, или модифицируя, как, например, в программе MOTIS, только D*Vn+i. Вместе с тем при использовании метода Гаусса — Зейделя уравнение (3.45) решают повторно вплоть до того момента, когда оно начинает сходиться, а в случае временных моделирующих программ уравнение (3.45) решают по одному разу для каждого момента времени. Если система (3.44) содержит нелинейные уравнения, то их приводят к линейной форме, а затем последовательно решают только по одному разу. Уравнения (3.44) составлены для пути передачи сигналов, и, если диагональные элементы матрицы Якоби для уравнения (3.45) имеют достаточно большую величину, рассматриваемое приближение можно считать достаточно близким.
Следовательно, желательно, чтобы «плавающая» емкость между точками на выходах вентилей была меньше, чем заземленная емкость в точке выхода каждого вентиля. В случае временных моделирующих программ характеристики МОП-транзисторов хранятся в виде таблиц (в форме ids = f(ugs, Vds) и Onop=g(v6s)). В результате принятия некоторых специальных мер, например в результате того, что в программах заложены модели базовых вентилей и расчет напряжения на выходе вентиля может быть выполнен сравнительно легко, указанные программы позволяют вести обработку данных с повышенной скоростью.
Метод временной развязки сигналов. Одно из преимуществ упомянутых выше временных моделирующих программ состоит в том, что на их основе могут быть легко созданы смешанные программы, моделирующие поведение схем не только на уровне МОП-транзисторов, но и на уровне логических вентилей. Вместе с тем, используя факт однонаправленности потока сигналов, точное решение уравнений схемы получить в этом случае нельзя. Другими словами, невозможна точная оценка параметров вентилей передачи и «плавающих» емкостей. Для того чтобы решить данную проблему, предложен метод временной развязки сигналов. Взяв за основу уравнение (3.43) и обозначив количество итераций через к, можно составить алгоритм. Этот ал- 11*
горитм, позволяющий найти решение от точки /=0 до- точки t = T, предусматривает итеративную процедуру решения следующего уравнения до тех пор, пока величина б<*+о = = тах тах|а?+1(0—ц(*(/)| не станет достаточно малой:
i t
2 С{,(оД.... и/, v*-*<+iVn^de^ldt-y i-i
+2 Cu^v •••. Vi\ v6"1;^, ..„v^ydv^ldt-V
+§(0*!, ...,»<*, с^-‘<+1, ....u^-^O.(3.46)
А именно, для получения формы сигнала в некотором узле Vi в момент времени от /=0 до t=T используют решения, найденные для Уж,.. •, Уп на предыдущем цикле (цикл к—1), и аппроксимируют решение для узлов у/vt—x решением, полученным на данном цикле (цикл ку Таким образом, для каждого узла из группы у уп уравнение (3.46) становится дифференциальным уравнением относительно одной переменной, т. е. Vife. Иначе говоря, разделив временной интервал на соответствующие отрезки, схему разделяют в соответствии с уровнями дифференциальных уравнений, составленных для предшествующего этапа и решенных с использованием формул интегрирования, и несколько раз рассчитывают форму сигнала в моменты от /=0 до t=T. Поскольку схема разделена, соответствующие операции могут быть выполнены с большой скоростью. Воспользовавшись подобным подходом применительно не к узлам, а к блокам, можно использовать преимущества принципа неактивности (латентности).
Если заземленные емкости в узловых точках имеют достаточно большую величину, метод временной развязки сигналов обычно обеспечивает сходимость.
Многоуровневый метод Ньютона. На базе метода разделения схемы и многоуровневого метода Ньютона создан следующий метод решения для ИС с высоким уровнем интеграции, обеспечивающий хорошую сходимость. Если для простоты считать, что одна подсхема может быть представлена макромоделью вида y=G^uy то уравнения схемы можно будет разделить на уравнения устройства в целом, основанные на макромодели, и уравнения подсхемы:
(3.47)(3.48)(3.47)(3.48)f («,С(»), ш) = 0,Н (и, х, у) = О,
(3.47)
(3.48)
(3.47)
(3.48)
где и — входная переменная подсхемы; w — переменная, не оказывающая влияния на работу подсхемы; х — выходная переменная подсхемы.
Многоуровневый метод Ньютона в сущности представляет собой обычный метод Ньютона, модифицированный применительно к двум уровням и используемый как средство решения нелинейных уравнений схемы для каждого момента времени путем численного интегрирования. А именно, решив уравнение
(дН/дх) \х + (дШду) ^y + H = 0(3.49)
для подсхемы, переходим от х, у к х + Дх, у+Ду. Далее, решив уравнение
[(df/»/) + (dF/dG) (dG/dn)J Дм + (dF/du^w + F = 0(3.50)
для устройства в целом, также переходим от х, у к х+Дх, у +Ду. Если начинает выполняться условие ||Дх, Ду||^||Дм, Дщ||:, то итерационный процесс решения уравнения для подсхемы (3.49) прекращается. Данный алгоритм обеспечивает квадратичную сходимость. Рассматриваемый метод относится к методам разделения по уровням нелинейных уравнений и предусматривает использование латентности подсхемы.
Согласно методу временной развязки сигналов, предусматривается разделение по уровням дифференциальных уравнений, а согласно многоуровневому методу Ньютона — по уровням нелинейных уравнений. Разделение по уровням линейных уравнений соответствует разделению
матриц, рассмотренному в разд. 3.3.1. Рис зл6 квазиблочная Однако, если относительно подсхем име- диагональная матрица, ются какие-то конкретные указания, речь пойдет уже о квазиблочной диагональной матрице, показанной на рис. 3.16. Внутренние переменные подсхем соответствуют диагональным блокам матрицы рис. 3.16, а переменные, характеризующие взаимодействие между подсхемами, — ее краевым областям. Подобные соображения положены, в частности, в основу программы смешанного моделирования электронных схем и полупроводниковых приборов MEDUSA.
Для моделирования поведения подсхем используется метод Ньютона, а для моделирования устройств в целом — комбина
ции из ряда методов, в том числе метода временных моделирующих программ.
Смешанное моделирование электронных и логических схем
При проектировании СБИС с целью снижения объема вычислительных работ и сужения поля поиска следует стремиться к сокращению объема задач на каждом этапе проектирования, одновременно стараясь разделять процесс проектирования на отдельные уровни. Под уровнями проектирования понимаются уровни команд, регистров, вентилей, электронных схем, полупроводниковых приборов, топологии блоков и топологии межсоединений. Проектирование можно вести, комбинируя метод проектирования от верхнего уровня к нижнему и метод проектирования от нижнего уровня к верхнему. Согласно иерархическому методу проектирования, от верхнего уровня к нижнему на каждом этапе осуществляют разделение результатов, полученных на верхнем уровне, и их детализацию для нижнего. Согласно же методу проектирования «снизу вверх», используют блоки, разработанные на нижнем уровне, и на их основе осуществляют проектирование на верхнем. В любом случае весьма важную роль играют программы для гибридного моделирования как детализированных, так и недетализированных узлов.
Если считать, что программы, моделирующие электронные схемы, относятся к среднему уровню, то программы логического моделирования на уровне вентилей следует отнести к верхнему уровню проектирования, а программы логического моделирования на уровне полупроводниковых приборов — к нижнему уровню проектирования. Следовательно, целесообразно формировать смешанные программы моделирования на уровне электронных схем и на уровне вентилей, а также гибридные программы моделирования на уровне электронных схем и на уровне полупроводниковых приборов. Основные особенности программ первой группы излагаются ниже, а программы второй группы кратко рассмотрены в разд. 3.4.4.
В качестве примеров программ, моделирующих электронные схемы (табл. 3.1), можно назвать программу SPLICE, разработанную в 1979 г. в Калифорнийском университете, а также улучшенную версию программы MOTIS, разработанную в 1980 г. фирмой «Белл лэборатриз». Поскольку некоторые системы, входящие в состав ИС с высоким уровнем интеграции и функционирующие только определенное время, конструктивно представляют собой лишь незначительную часть устройства в целом, весьма желательно, взяв за основу принцип логического моделирования, моделировать только те схемы и узлы, работа которых должна быть проанализирована с высокой точностью.
Особенности двух указанных выше гибридных моделирующих программ могут быть сформулированы следующим образом.
Управление операцией в каждом блоке является событийно ориентированным. Поэтому следует составлять временные таблицы и обеспечивать реализацию события в каждый момент времени в соответствии с этими таблицами. Сигналы с выходов блоков, в которых в заданный момент времени произошло событие, подвергаются обработке, и события, происходящие в результате изменения состояния на выходе этого блока, реализуются в соответствии с графиком.
Для блоков, моделируемых на уровне логических вентилей, в качестве входных выбираются сигналы 1, О, X (неопределенное значение), Z (высокий импеданс). Требуемая задержка реализуется с использованием единичной задержки или времени нарастания и спада сигнала.
В блоках, моделируемых на уровне электронных схем, используются аналоговые сигналы. Программы содержат информацию, позволяющую рассчитать временной отклик с использованием методов, рассмотренных в разд. 3.3.3 и 3.3.5. Каждый раз, когда в блоке происходит некоторое событие, вычисления можно производить или до стабилизации его выходного сигнала, или на интервале, соответствующем времени единичной задержки, упомянутой в п. 2. Согласно литературным данным, при использовании смешанной моделирующей программы MOTIS для разработки микропроцессора Bellmac-32 моделирование на уровне вентилей с применением ЭВМ CRAY-1 позволяет получить время моделирования 0,2 с на один входной набор, а моделирование на уровне электронных схем (за исключением групповых сдвигателей и ПЛМ)—время 32,0 с на один входной набор. (Микропроцессор Bellmac-32 представляет собой 32-разрядный микропроцессор на КМОП-транзисторах, содержащий около 100 тыс. транзисторов.)
Ситуации, в которых на этапе проектирования желательно детально промоделировать только определенные пути передачи сигналов или определенные части схемы, встречаются достаточно часто, и в этих условиях роль смешанных моделирующих программ весьма велика.
Модели транзисторов
Биполярные транзисторы
Как известно, в качестве моделей биполярных транзисторов, работающих в режиме больших сигналов, в 50-х годах было предложено три следующие модели: а) модель Эберса—Молла; б) модель Бифоя—Спаркса (с управлением зарядом); в) модель Линвилла (с сосредоточенными постоянными).
Область связи эмиттер-ОизаОбласть связи эмиттер-ОизаС точки зрения точности математического решения эти модели равноценны, однако они отличаются способом выбора независимых переменных. Так, в первом случае в качестве независимой переменной выбирается ток, во втором — заряд неосновных носителей, в третьем — их концентрация. Следовательно, в качестве модели, используемой при анализе схем, целесообразно выбирать модель Эберса—Молла. Основные особенности этой модели состоят в том, что она позволяет разделить транзистор на области эмиттера, базы и коллектора, которые считаются электрически нейтральными в отношении пространственного заряда, и области переходов, рассматриваемых как идеальные обедненные слои (рис. 3.17). Это вполне удовлетворительное приближение, если низок уро-
Область связи эмиттер-Оиза
Область связи эмиттер-Оиза
|вень инжекции, т. е. если кон-
’ Область перехода коллектор-база ЦСНТрация НСОСНОВНЫХ НОСИТ6- Рис. 3 17. Разделение транзистора на ле^ в базе, точнее говоря, на области для получения модели. границе с эмиттером много меньше, чем концентрация примеси. Приняв это приближение, работу транзистора можно охарактеризовать с помощью линейных дифференциальных уравнений, описывающих поведение неосновных носителей в области базы. Решив эти уравнения при граничных условиях на идеальных рп-переходах, можно получить следующую математическую модель:
(3.51)(3.51)‘4 = Г Л»^ —^С5)] Г exp(9v,/^T)—1 'ij L— Ai(s) — ^22 (s) J L ^{qvJkT)— 1 _
(3.51)
(3.51)
где Л (s)—функция дифференциального оператора, определяе- мая исходя из распределения примеси в области базы и физических постоянных; q— заряд электрона;/? — постоянная Больцмана; Т — абсолютная температура.
При решении уравнения (3.51) часто используется следующее приближение:
.4„(5) = аг,(1 +$Т,г),
(3.52) A;(s) = flu(l+STO)-1,
где а и т — постоянные.
Это «биполярная» модель. «Униполярная» модель, для которой т<у = 0, и является моделью Эберса—Молла. Она опреде-
ляется следующим уравнением:
Чоan Чо1 + s/tonЧоan Чо1 + s/tonat iro1 + s/w£at iro1 + s/w£^ГО^ГОIfO — Л(/0 ^п &i)t ^гО — Ло/(1^п ^i.IfO — Л(/0 ^п &i)t ^гО — Ло/(1^п ^i.exp(qv^kT) — l j | exp^qvJkT)— 1(3.53)exp(qv^kT) — l j | exp^qvJkT)— 1(3.53)
Чо
an Чо1 + s/ton
Чо
an Чо1 + s/ton
at iro
1 + s/w£
at iro
1 + s/w£
^ГО
^ГО
IfO — Л(/0 ^п &i)t ^гО — Ло/(1^п ^i.
IfO — Л(/0 ^п &i)t ^гО — Ло/(1^п ^i.
exp(qv^kT) — l j | exp^qvJkT)— 1
(3.53)
exp(qv^kT) — l j | exp^qvJkT)— 1
(3.53)
где ап(а,)—коэффициент усиления по току в прямом (обратном) направлении; <оп(со()—частота отсечки в прямом (обратном) направлении; IcoUco)—обратный ток насыщения через эмиттерный (коллекторный) переход, когда ток коллектора (эмиттера) равен нулю.
Математические модели (3.51) и (3.53) описывают поведение транзистора в принципе, а для того чтобы оценить его
Рис. 3.18. Модель Эберса — Молла.Рис. 3.18. Модель Эберса — Молла.
Рис. 3.18. Модель Эберса — Молла.
Рис. 3.18. Модель Эберса — Молла.
реальные характеристики, необходимо иметь его эквивалентную схему, содержащую также емкость обедненного слоя эмиттера Се, емкость обедненного слоя коллектора Сс, последовательное сопротивление эмиттера rse, последовательное сопротивление коллектора rsc и сопротивление базы г». Эквивалентная схема, построенная на основе модели Эберса—Молла, дополненной указанными элементами, показана на рис. 3.18. В этой схеме содержатся зависимые от частоты источники тока, ввиду чего при ее использовании для моделирования транзисторов следует применять преобразование Лапласа.
В программе SPICE использована модифицированная модель Эберса—Молла для схемы с общим эмиттером. Она описывается следующими уравнениями:
к = к [exp (qy^KT^—exp (qvbc/kT)] (1 — vbc/ua)—
—(*7Pr) [exp VlvbclkT^— 1 J,
к = (W [exp Wk-n-1]+(ts/Pr) [exp (qvbc/kT) -1 J, (3.54) Qbe = т/ к [exp ^qv^kT) — 1 ] + C, Ub,, Qbc = t, I, [exp (qybJkT) — 1 ] -f- Cc vbc.
Соответствующая эквивалентная схема представлена на рис. 3.19. В этой схеме иа (напряжение Эрли) введено для того, чтобы учесть эффект Эрли, т. е. рост тока 1С с увеличением напряжения |и»с|. Требуемая коррекция достигается за счет члена (1—Vbc/uaY Ток is — ток насыщения, £/(£,)—коэффициент усиления по току в прямом (обратном) направлении в схеме с общим эмиттером, Tf(tr)—время переноса в прямом (обратном) направлении.
После 1954 г. модель Эберса—Молла стала основной моделью, используемой при анализе биполярных транзисторов.
Рис. 3.19. Модель Эберса—Молла с общим коллектором.
Модель Эберса—Молла основана непосредственно на оценке физических процессов, происходящих в полупроводниковом приборе, и может быть использована для всех его рабочих режимов, т. е. для активного режима, режима насыщения и режима отсечки. Вместе с тем, считая, что уровень инжекции низок, приходится допускать, что зависимость ic от иье имеет вид exp^qube/hTY Следовательно, она должна иметь этот вид и при высоком уровне инжекции, что, однако, не согласуется с экспериментальными данными.
В качестве модели, обеспечивающей вполне удовлетворительное согласование с экспериментальными данными также и при высоком уровне инжекции, в 1970 г. была предложена модель Гаммела—Пуна. С этого времени она нашла широкое применение на практике. Ее основой является концепция управления зарядом, согласно которой управляемый ток ic определяется управляемым зарядом базы и временем переноса носителей через базу. Другими словами, доминирующая составляющая эмиттерного и коллекторного токов (icc) определяется
следующим уравнением, записанным относительно общего заряда носителей Q», приходящих из области базы:
iM - const 22^ь=1^11^.(3.55)
Модель Гаммела—Пуна как раз и использует эту зависимость в первом из уравнений (3.54). Отсюда
ic = I, [exp fav^T)—exp IqvJkTft (Qbo/Qb)—
—(‘A) [exp (доьс/ЬТ) -1[,, Qb = ^+К Л2+QM i, ^i [exp (qUbJkT) — 1 ] + t, [exp ^о^КП— 1 ]},
(3.56).
A = (Qbo + C« Obe + Cc 0^)12, где Qbo — заряд базы при нулевом смещении.
Модели МОП-транзисторов
В МОП-транзисторах ток, проходящий через канал на п'оверх- ности полупроводникового материала, управляется электродом затвора через диэлектрическую пленку. В отличие от биполярных транзисторов в МОП-транзисторах величина тока на интервале между истоком и стоком определяется основными носите-
»ds
Рис. 3.20. МОП-транзистор с общим Рис. 3.21. Токовые характеристики истоком.стока.
лями. Если напряжение затвора не превышает пороговое напряжение Опор, то канал не формируется. Если же напряжение затвора начинает превышать пороговое, происходит формирование канала и между истоком и затвором начинает проходить ток.
Если в показанной на рис. 3.20 схеме с общим истоком напряжение ugs имеет постоянную величину, то на характеристи-
ках тока стока могут быть выделены две области: область триодных характеристик и область насыщения (рис. 3.21). Для первой из этих областей ток стока ia описывается квадратичной функцией напряжения и ds, а во второй он имеет постоянную величину. Другими словами, в области триодных характеристик id = 0 Ку8»—Опор) od<—V2 v2dJ,(3.57)
в области насыщения
G=(P/2)(vg8-vnop)2,(3.58)
где p=ZpCo/L; Z — ширина канала; р — эффективная подвижность носителей; Со — емкость оксидной пленки на единицу
Рис. 3.22. Модель Шихмана — Ходжеса (канал с л-проводимостью).
площади; L — длина канала. Следовательно, при расчете МОП- транзисторов особую важность имеют четыре следующих параметра: длина канала, ширина канала, толщина оксидной пленки и активная проводимость канала.
В модели, описываемой уравнениями (3.57), (3.58), проходящий через канал ток определяется, исходя из количества носителей, рассчитываемого как разность заряда, наводимого в полупроводнике в соответствии с законом Гаусса, и пространственного заряда. Это означает, что модель в сущности базируется на приближении «постепенного» канала, т. е. считается,
что напряженность поля в направлении, перпендикулярном каналу, достаточно велика по сравнению с напряженностью поля в направлении канала. По мере совершенствования технологии микросхем происходит сокращение длины канала, ввиду чего при расчете необходимо вносить поправки с учетом этого обстоятельства.
Данная модель является наиболее простой из моделей, позволяющих отобразить основные особенности работы МОП- транзистора. В нее могут быть внесены следующие коррективы.
Собственная проводимость в области насыщения. Собственная проводимость в области насыщения может быть отображена посредством модели Шихмана—Ходжеса, согласно которой можно приближенно считать, что id=td^ (1+Х^5), где X— постоянная. Введя в эту модель напряжение между электродами, а. также емкости переходов подложка—сток и подложка— исток и включенные навстречу друг другу диоды, можно получить схему, показанную на рис. 3.22. Для этой схемы справедливы следующие выражения:
(°’l(9gs ^пор)2>I°'l(^^d Упор)2>(°’l(9gs ^пор)2>I°'l(^^d Упор)2>id=№ (^i—^2) (1 + М Ув»—«6а I).
(°’
l(9gs ^пор)2>
I°'
l(^^d Упор)2>
(°’
l(9gs ^пор)2>
I°'
l(^^d Упор)2>
(3.59)(3.59)^gs < ynoP> ^gs ^ ^пор» ^gd ^ ^пор» ^gd ^ ^nop*
(3.59)
(3.59)
Зависимость подвижности носителей от напряженности поля. Если толщина оксидной пленки затвора невелика, необходимо учитывать снижение подвижности носителей, связанное с напряженностью поля на поверхности полупроводника. Этот эффект промоделирован Фроманом и Бенчковски следующим образом:
И Но» ^S ^ ^s0> /Q
Н — Но (£s0/ESY, Es > Ез01
Ез” [ygb ^fb ^f—(ydb/2)] (C0/Ks e0),
где Es — средняя напряженность поля на поверхности полупроводника; £*50 = 6-104 В/см; с — постоянная, равная 0,15 для p-канала и 0,36 для n-канала; иРв— напряжение в плоской области; фг — потенциал Ферми подложки; К$ — относительная диэлектрическая постоянная кремния; ео — диэлектрическая постоянная вакуума.
С использованием этой математической модели построена модель Фромана—Бенчковски—Вадаса, представленная на рис. 3.23. В рассматриваемом случае в области триодных характеристик
^■(■^ ) {[(°,Ь—УрВ—^F^~) ^^—(°,Ь—УрВ—^F—
—^ °*ь1- -^Г (2К, «о W111 vdb+2ф, Г-1 vs6+2Vf Г]},
(3.61)
(3.62)(3.62)в области насыщения
(3.62)
(3.62)
*d = ^d на</П (^deP^)l*
где Св — концентрация примеси в подложке.
Отметим, что влияние примеси в подложке учтено в уравнении (3.61). Кроме того, собственная проводимость в области насыщения, как следует из уравнения (3.62), характеризуется
Рис. 3.23. Модель Фромана — Бенчковски — Вадаса.Рис. 3.23. Модель Фромана — Бенчковски — Вадаса.
Рис. 3.23. Модель Фромана — Бенчковски — Вадаса.
Рис. 3.23. Модель Фромана — Бенчковски — Вадаса.
величиной уменьшения длины канала /dep. Величина Це» определяется разностью потенциала стока Vd и потенциала конца канала t>d и двумерным распределением поля в окрестности стока, и ее точный расчет с привлечением численных методов невозможен. Она рассчитывается по следующему приближенному уравнению:
^deP = ^d-«d ■.<№+«£, (<0.пл) + Р^з ('o.w)L (3.63)
где to. пл — толщина окисной пленки затвора; Ех— напряженность поля в поперечном направлении; Е2 — разность потенциалов стока и затвора; Ез — поле, создаваемое в вертикальном направлении за счет разности потенциалов на затворе и на границе канала; а, 0— постоянные (например, а=0,2, 0=0,6).
Оценка емкостей. В схемах, изображенных на рис. 3.22, 3.23, емкости приближенно считаются линейными, однако, если требуется более высокая точность, их нелинейные свойства необходимо учитывать. Емкости МОП-транзисторов делятся на собственные, функционально связанные с работой транзистора, и паразитные. Появление собственных емкостей связано с зарядами, накапливаемыми на затворе электрода и в канале. К собственным емкостям относятся емкость между затвором и стоком Cgd (в области триодных характеристик она равна
Рнс. 3.24. Модель для расчета заряда в обедненном слое. х=х/(У1+2№/х/—1).
О — Со/2, в области насыщения — 0) и емкость между затвором и истоком Cgs (в области триодных характеристик равна 0^1'2. ~ ~ 2С0/3, в области насыщения — 2Со/3). В области триодных характеристик емкости хотя и зависят от напряжения смещения, но в общем имеют довольно значительную величину. К паразитным емкостям относятся емкости рп-переходов: между истоком и подложкой, а также между стоком и подложкой, и, кроме того, емкости, обусловленные эффектом наложения окисной пленки затвора на области стока или истока.
Особенности МОП-транзисторов с коротким каналом. Если канал имеет небольшую длину, то его приближенный анализ как «постепенного» канала уже неправомочен, поскольку с уменьшением длины канала напряжение пПор уменьшается все в большей степени.
Если длина канала достаточно велика, то
упор = °fb Ч~ 2<Pf + Qfi/C0, (3.64) где Qb — заряд обедненного слоя под затвором. Можно приближенно считать, что Qb~WL, где L — ширина обедненного слоя. Если же длина L, как показано на рис. 3.24, невелика, то в соответствии с выводами Яу с достаточной степенью точ-
ности можно считать, что
<2'в~1Г(£-хД}/Т+(2Ж^-1]).(3.65)
Помимо указанных факторов, возникающих как следствие прогрессирующей миниатюризации схем, следует учитывать также и такие, как повышение уПОр в результате сужения канала или особенности характеристик МОП-транзистора в области, для которой у^5<Упор. Подробно этот вопрос освещен в литературе.
Согласование параметров
Значения параметров модели транзистора могут быть получены расчетным путем исходя из его структуры и геометрии. На практике обычной мерой является согласование параметров, осуществляемое так, чтобы характеристики транзистора, рассчитываемые на базе его модели, с достаточной степенью точности совпадали с характеристиками реального транзистора, полученными в результате эксперимента. А именно, параметры модели pi, рг, ..., Рп задают таким образом, чтобы разность между величинами yi, у2, ..., у™, измеренными в конечном числе точек х^ х2, ..., хт, и величинами f(x), полученными в результате расчета на базе модели, была минимальной. При этом параметры задаются таким образом, чтобы сумма квадратов погрешности
т gkPvPlPn)=5 lf(xft) —yd2(3.66)
£=1
была минимальной. Этот метод называется методом наименьших квадратов.
Таким образом, задача сводится к решению /? уравнений (в общем виде нелинейных) (3.67) относительно р;. Для решения используется рассмотренный в разд. 3.3.2 метод Ньютона — Рафсона:
dg/dp^Q, /= 1,2,...,/г.(3.67)
На практике принимаются меры к тому, чтобы по мере возможности определить каждый параметр из экспериментальных данных. Так, например, в случае модели Эберса—Молла для биполярных транзисторов согласование параметров с измеренными значениями осуществляют, вводя такое п, чтобы
ie = is [exp ^JnkT^— 1 ].(3.68)
Вместе с тем значения is и п этого уравнения получают по значению ie и его градиента в точке уе=0, построив график In (te) в зависимости от ve при Ус=0.
В случае МОП-транзисторов с учетом того, что для разных рабочих режимов транзистора используются различные модели и эти модели, кроме того, содержат ряд экспериментальных параметров, согласование параметров проводится в следующей последовательности.
[Этап 1]. Величины vfb и фг задаются таким образом, что-
ж mmi nit« mo
СО
7.езт«*1» с»i.4ia8«*ie ots е.оэсом-ое гшк J.MMit-ot
т.мсмс-01 «м -i.ewwH» W6 ^.<мм<л ноa-oisget-aa
•мни пт 1 о» СОХ
1.ф4»яж*оэci з-CBtm-oi otу s.oo*ct-oi
l.WMMl<VW1 .«<531-01Mt#3.380801-01MMS.MBOtt-Ot
3-0000» «ООV«.OQ9O»<1W 0.ОС5.00000t*0l
8.0400П-О*XXI0.787»a-0tVM3.046101-Ы1ГВ•1.5M46lt*W
Рис. 3.25. Подгонка параметров характеристики МОП-транзистора.
бы разность измеренных значений иПор~иь$ и соответствующих значений, рассчитанных по уравнению (3.64), была минимальной.
[Этап 2]. Измеренные значения ia~Vds разделяются на две группы, соответствующие области триодных характеристик и области насыщения.
[Этап 3]. Величины ро, с задаются таким образом, чтобы в области триодных характеристик разность между результатами расчета по уравнениям (3.60), (3.61) и измеренными данными была минимальной.
[Этап 4]. Величины а, 0 задаются таким образом, чтобы в области насыщения разность между результатами расчета по
уравнениям (3.62), (3.63) и измеренными данными была минимальной.
На рис. 3.25 показан пример согласования параметров модели МОП-транзисторов.
Смешанное моделирование электронных схем и полупроводниковых приборов
В разд. 3.3.6 были рассмотрены вопросы смешанного моделирования электронных схем, с одной стороны, и логических схем на уровне вентилей — с другой. Вместе с тем существует и метод смешанного моделирования, предусматривающий, в частности, моделирование на уровне полупроводниковых приборов и обеспечивающий более высокую точность. Так, например, на практике известны моделирующие программы, позволяющие, например, произвести точное моделирование одной из ячеек памяти ЗУ на уровне полупроводниковых приборов, а моделирование всех прочих ячеек на уровне электронных схем. Примером таких программ может служить упомянутая в разд. 3.3.5 программа MEDUSA, разработанная в Ахенском университете.
Электрические характеристики полупроводниковых приборов описываются группой дифференциальных уравнений в частных производных, в которую входят уравнения, описывающие условия непрерывности для электронного и дырочного токов, уравнения токов и уравнения Пуассона. Выполнив пространственное дифференциальное приближение, эти уравнения можно представить в форме обычных дифференциальных уравнений относительно временной координаты.
Программы смешанного моделирования электронных схем и полупроводниковых приборов в сущности представляют собой обычные программы моделирования электронных схем, часть которых отведена для моделирования на уровне полупроводниковых приборов. В программе MEDUSA эта задача решается следующим образом.
Пусть схема в целом формализована методом модифицированного узлового анализа, т. е.
J-VHV, V, 1,1,1) = 0, (3.69) где V — напряжения в узлах; / — токи ветвей; / — ток источника.
Пусть в состав схемы входит М модулей, рассматриваемых на уровне полупроводниковых приборов, и их характеристики описываются уравнением
f (ty, te-, i, v, t) = 0, (3.70) где w — внутренняя переменная; I, и — внешние переменные.
Если предположить, что эти переменные связаны с /, V уравнения (3.69) следующими зависимостями (А — несводимая матрица):
Vm=ATwV, m=l,2М,(3.71)м
J- 2 Мт. т*1 и применить при дифференцировании по времени приближенный метод Эйлера, то для каждого момента времени tq можно найти решения следующих уравнений:
FmkWm.iwATmV.tjW. т-1,2М, (3.72)
м ^Ца-РфЛ^-О.(3.73)
m*l Положив ДЛЯ простоты Z=(V, iy, хт = (з1>т,1тУ, х =
= (Xi,... ,хту, уравнения (3.72), (3.73) можно переписать:
Fm (xm, Z, /,) = О, т = 1,2,.... М,(3.74)
Fw(x,Z,^) = 0.(3.75)
Уравнения (3.74), (3.75) могут быть решены методом Ньютона— Рафсона. Используя матрицу Якоби, уравнения (3.30) разд. 3.3.2 можно представить как
Rm6xm+TmbZ=-Fm, m — 1,2М, (3.76)
^Sm6xm4-y6Z=-FN,(3.77)
ГДе Rm — дРт/дХт, Тщ— dFm/dZ, Sm — dFn/dxmt у — dF^ldZ» Переходя к матричной форме, получаем матрицу Якоби:
(3.78)(3.78)
(3.78)
(3.78)
Матрица Якоби представляет собой квазиблочную диагональную матрицу. Следовательно, уравнение (3.78) может быть решено методом исключения. Вместе с тем в выражении для ■внутренней переменной модуля
6xm= -R^ Fm-Rm^TmbZ, т= 1, 2М (3.79) можно пренебречь вторым членом. 6Z можно получить, подставив уравнение (3.77) в (3.79). Поскольку вторым членом уравнения (3.79) можно пренебречь, решение для каждого модуля ищется независимо. При этом сходимость описывается практи- •чески квадратичным законом.
'Рис. 3.26. Представление микрокристалла полупроводникового материала в виде модели с сосредоточенными /?С-постоянными.
Данный метод может быть использован применительно не только к полупроводниковым приборам, но и к электронной схеме в целом, т. е. его можно рассматривать как весьма эф- -фективное средство моделирования БИС с высоким уровнем интеграции.
Как показано Оцуки и Кани, осуществив для группы дифференциальных уравнений в частных производных, описывающих электрические характеристики полупроводникового прибора (условия непрерывности, уравнения токов, уравнение Пуассона), пространственное дифференциальное приближение, на их основе микрофрагмент кристалла можно представить в виде нелинейной RC-схемы, показанной на рис. 3.26. На схеме рис. 3.26 через /р, /п, 1г обозначены дырочный, электронный и рекомбинационный токи; через фр, ф„, ф— потенциалы Ферми для дырок и электронов и статический потенциал; через Qp, Qn — заряды, создаваемые дырками и электронами; через 1С — ток ■ смещения, равный д(е\7ф)/д/. Таким образом, введение таких моделей для электронных схем может оказаться весьма эффективным средством моделирования электронной схемы в целом.
Проектирование топологии
ИО
В связи с дальнейшим развитием техники современных СБИС, т. е. в основном в связи с повышением уровня их интеграции, в самых различных областях электроники и в первую очередь в области ЭВМ и электронных коммутационных устройств продолжается постепенное внедрение БИС. Что касается, в частности, заказных БИС, т. е. БИС, предназначенных для использования в определенной аппаратуре, объем их производства невелик, однако в этой области требуется разработка широкой номенклатуры изделий. Решающим средством при разработке новой электронной аппаратуры в условиях конкурентной борьбы является применение методов машинного проектирования, позволяющих в короткие сроки создавать высоконадежные БИС при сравнительно низких затратах.
Современные тенденции, т. е. тенденция к повышению степени интеграции БИС и тенденция к организации многономенклатурного мелкосерийного производства, еще в большей степени усложняют процесс проектирования топологии БИС. Действительно, если топология разрабатывается вручную, то на стадии ее проектирования возникает больше ошибок, чем на прочих стадиях создания БИС, и количество операций весьма существенно возрастает. В реальной практике проектирование топологии является самым узким местом процесса создания СБИС.
В данной главе дается оценка того места, которое проектирование топологии занимает среди других стадий разработки БИС, и рассмотрены ее специфические особенности в сравнении со спецификой прочих стадий их разработки. Кроме того, рассматриваются методы формализации и алгоритмы, позволяющие решить с использованием ЭВМ некоторые частные задачи, связанные с проектированием топологии. Обсуждаются некото-
рые новые методы проектирования топологии БИС с высоким уровнем интеграции и БИС повышенной сложности, а также излагается ряд проблем, относящихся к перспективам дальнейшего развития техники БИС.
Общие сведения о методике разработки топологии
Задачу разработки топологии можно считать одной из задач комбинаторного планирования. В данном разделе задача проектирования топологии рассматривается с одной определенной точки зрения, а именно каким образом целевые функции и ограничивающие условия связаны с физической структурой кристалла БИС и способами размещения на нем топологических элементов.
Особенности задачи проектирования топологии
Переход от логической к геометрической информации. При проектировании цифровых логических схем искомую схему в общем случае получают, комбинируя абстрактные функциональные элементы, именуемые блоками или модулями (вентили И-НЕ, вентили ИЛИ-HE, триггеры, сдвиговые регистры, ПЗУ и т. п.). Результаты проектирования на данном этапе представляют собой файл, в который обычно вносится информация о логической схеме, о применяемых блоках и характере их соединения между собой. Данные о схеме приводятся в абстрактной форме или в форме логической информации; физические свойства применяемых в схеме устройств и геометрические параметры блоков практически еще не определены. На следующем этапе производится определение не только формы, размеров и внутренней структуры блоков, но и их расположения, а также трассировка соединяющих их проводников.
Таким образом, вопросы разработки топологии, рассматриваемые в данной главе, и вопросы проверки схемы, которые рассматриваются в гл. 5, сводятся к «переходу от логической к геометрической информации».
«Графическая головоломка». Задачу проектирования топологии можно рассматривать как своего рода «графическую головоломку». Действительно, при разработке топологии в области прямоугольной формы размещают множество блоков (обычно также прямоугольной формы) и соединяют их электрическими проводниками так, чтобы выполнялись некоторые требования к электрическим связям, относящиеся к точкам, именуемым вы»
-водами и расположенным на периферии каждого блока. Не следует забывать, что электрические проводники имеют определенную ширину и их следует располагать на определенном расстоянии друг от друга так, чтобы исключить взаимные влияния между соседними проводниками и ближайшими по отношению к ним блоками. Таким образом, задача проектирования топологии МОП ИС до определенной степени напоминает задачу проектирования топологии печатных плат или гибридных ИС (рис. 4.1).
Скорость обработки информации и роль межсоединений. Во многих случаях монтаж в МОП ИС имеет двухслойную структуру, образованную металлическими проводниками и слоями поликристаллического кремния, причем последние предназначены только для предотвращения нежелательных пересечений между проводниками. При увеличении длины участков, покрытых слоем поликристаллического кремния, происходит ухудшение характеристик схемы. Отметим, что при чрезмерном увеличении длины металлических проводников характеристики схемы также ухудшаются. В настоящее время скорость обработки информации в кристалле СБИС нередко определяется не быстродействием ее основных элементов, а задержкой в передаче сигналов по проводникам между его отдельными блоками. Краткие сведения о коэффициентах использования площади кристалла отдельными компонентами схемы в современных МОП БИС (произвольная логика) приведены в табл. 4.1.
Обратим внимание на то, что до 80% площади кристалла занято областями, по которым проложены проводники.
Узкие места процесса проектирования БИС. Проектирование топологии требует гораздо больших экономических и временных затрат, чем требуется на любой другой стадии проектирования БИС. Ее основное отличие от прочих стадий проектирования, например моделирования логических функций, моделирования схемы и т. п., состоит в том, что «результаты проектирования с использованием автоматически действующей программы существенно хуже результатов, достигаемых с использованием ручного труда». Однако если ориентироваться исключительно на «ручное» проектирование, то при этом приходится считаться с ростом числа ошибок, что при увеличении уровня интеграции схем делает такой подход просто невозможным. Говоря о задачах проектирования топологии таких схем, следует указать на ту важную роль, которую играет метод проектирования в диалоговом режиме, при котором функции человека и функции ЭВМ надлежащим образом разделены.
a
в
Рис. 4.1. Некоторые виды топологии (по материалам фирмы «Ниппон дэнки»). а — печатная плата; б — гибридная ИС; в — БИС типа вентильной матрицы на МОП-структурах (увеличенная часть кристалла).
Как уже было упомянуто выше, задача проектирования топологии — это одна из комбинаторных задач. Можно полагать, что, вводя целевые функции и ограничивающие условия, которые не могут быть определены строго и четко, и формализуя ее так, чтобы она могла быть воспринята ЭВМ, мы уже вводим некоторые существенные приближения. Помимо того, даже при упрощении целевых функций и ограничивающих условий, а также при выполнении некоторых частных задач время, необходимое для получения оптимального решения, с ростом уровня интеграции схемы растет в экспоненциальной зависимости, т. е., как показывает опыт, данная задача относится к классу весьма .сложных (разд. 4.7). Во многих случаях для ее решения применяются эвристические алгоритмы, т. е. алгоритмы, приводя-
щие к компромиссному решению, близкому к идеальному, но для получения которого затрачивается приемлемое время.
Компромиссы в отношении стоимости СБИС. Стоимость кристаллов СБИС складывается из стоимости их проектирования- (постоянные затраты) и стоимости производства (переменные затраты), возрастающие почти пропорционально количеству кристаллов, запущенных в серию. Стоимость проектирования кристалла можно снизить, стандартизовав топологию и упростив, таким образом, задачу ее проектирования, а стоимость его
Таблица 4.1. Коэффициенты использования площади кристалла БИС (произвольная логика для различных компонентов схемы)1)
Наименование
Коэффициент использования, %
Блоки (в том числе внутренний монтаж)
30
Соединения между блоками
40
Шины питания и «земли»
20
Периферийные элементы (контактные площадки
10
и т. п )
') В качестве примера выбран типовой кристалл с произвольной логикой, ввиду чего табличные данные характеризуют общую тенденцию для кристаллов с Числом элементов от нескольких тысяч до нескольких десятков тысяч. В современных кристаллах с числом элементов до нескольких сотен тысяч частично находят применение матричные структуры, и поэтому коэффициент использования площади монтажом в них будет несколько ниже.
производства можно снизить, повысив плотность монтажа, т. е. степень интеграции, и добившись увеличения процента выхода годных. Это два взаимно исключающих фактора стоимости, и в зависимости от назначения СБИС между ними должен быть установлен компромисс. В частности, для кристаллов, изготавливаемых мелкими сериями при обширной номенклатуре производства, важно снизить роль первого из названных факторов. При этом широкое применение находят методы, позволяющие, до определенной степени жертвуя уровнем интеграции, стандартизовать топологию и вести ее проектирование с помощью автоматических программ (разд. 4.1.2—4.1.4, а также разд. 4.5).
Упрощенное проектирование топологии
Как показано на рис. 4.2, ежегодно уровень интеграции БИС возрастает в 1,5—2 раза. Эта тенденция вполне согласуется с тенденциями к повышению эффективности электронной аппаратуры и снижению ее стоимости, и можно полагать, что она будет продолжаться до тех пор, пока продолжается прогресс в тех направлениях, которые поддерживают ее развитие. В ка-
честве факторов, стимулирующих дальнейший прогресс БИС, следует упомянуть как их технологию, типичную для производства микросхем, так и методы их проектирования. Можно полагать, что уровень интеграции БИС в будущем будет ограничен вторым из названных факторов. Допустив для простоты.
**ТОТОI i 3 256I i 3 256||§ 64§ 64IБIБ1616ЗУПВ наш?*ЗУПВ наш?*OZ8000OZ8000о8085о80856800 80806800 808032-разряВный микро-о процессор32-разряВный микро-о процессорЗУПВЗУПВ43204320680006800080878087ЗУПВ на 6*КеЗУПВ на 6*КеЗУПВ на 256 К ЯЗУПВ на 256 К Язупвна 16К •зупвна 16К •ЗУПВ ^_на4к 4004/О /ЗУПВ ^_на4к 4004/О /Микропроцессоры 8086Микропроцессоры 8086197019731976197919821985197019731976197919821985
*
*
ТО
ТО
I i 3 256
I i 3 256
|
|
§ 64
§ 64
IБ
IБ
16
16
ЗУПВ наш?*
ЗУПВ наш?*
OZ8000
OZ8000
о8085
о8085
6800 8080
6800 8080
32-разряВный микро-о процессор
32-разряВный микро-о процессор
ЗУПВ
ЗУПВ
4320
4320
68000
68000
8087
8087
ЗУПВ на 6*Ке
ЗУПВ на 6*Ке
ЗУПВ на 256 К Я
ЗУПВ на 256 К Я
зупвна 16К •
зупвна 16К •
ЗУПВ ^_на4к 4004/
О /
ЗУПВ ^_на4к 4004/
О /
Микропроцессоры 8086
Микропроцессоры 8086
197019731976197919821985
197019731976197919821985
Рис. 4.2. Повышение уровня интеграции ЗУПВ и микропроцессоров.
что количество операций при проектировании БИС пропорционально числу их элементов, легко убедиться, что в ближайшем будущем проектирование БИС, видимо, станет невозможным в связи с огромными затратами необходимого для этого времени. Так, например, при проектировании гипотетической БИС с числом элементов до 1 млн. на одном кристалле теми же методами, которые дают структуры современных БИС с числом элементов порядка 10000 на кристалл, количество операций возрастает по сравнению с современным уровнем, по меньшей мере на два порядка, т. е. проектирование БИС станет практически невозможным.
В области разработки топологии — этапа, который, как было упомянуто, представляет собой узкое место процесса проектирования БИС, — производятся исследования, направленные на создание новых методов проектирования, которые будут рассмотрены ниже в связи с общими методами построения и проектирования БИС.
Использование структуры ЗУ. Если допустить,, что» ПЗУ представляет собой «черный ящик», входами которого являются линии выборки слов, а выходами — разрядные линии, то ПЗУ, очевидно, можно будет рассматривать как своеобразную комбинационную логическую схему. Подав на один из входов ПЗУ возбуждающий сигнал, на его выходах можно получить сигналы, соответствующие содержимому слова, выбранного в ПЗУ. Другими словами, логические значения сигналов на каждом из выходов представляют собой логические величины, хранимые в разрядах, соответствующих выбранному слову. Следовательно, установив посредством дешифратора соответствие между линиями выборки слов и комбинацией переменных на входах и воспользовавшись одним ПЗУ (2mXn бит), логическую функцию с т входами и п выходами можно реализовать в виде схемы. Так, например, логические функции
f2 = x1x2x3 + х2х3, (4.1} /з = Х1 Х3.
можно реализовать схемой со стандартной структурой, представленной на рис. 4.3. Для того чтобы получить относительно сложный выходной сигнал путем комбинирования состояний на сравнительно небольшом количестве входов, и с физической точки зрения и с точки зрения проектирования зачастую целесообразнее использовать не вентильные структуры, а ПЗУ.
Если возбуждающие сигналы одновременно подаются на две или более линии выборки слов ПЗУ, не имеющего дешифратора, то на разрядных линиях появляются суммы битов, хранимых в разрядах, соответствующих двум или более выбранным словам. Следовательно, установив однозначное соответствие между несколькими логическими переменными, с одной стороны, и шинами выборки слов — с другой, можно, записывая в ПЗУ 1 или О, реализовать произвольные суммы указанных переменных. ПЗУ, используемое в структуре такого типа, называется матрицей ИЛИ. Если каждый вход и выход этой структуры соединить с инвертором, то можно получить логическое произведение
Л'1 + ^24" ••• H-^n = Xi-х2-... *хп. (4.2}
X) $2 «Zj
fl fl f3
ООО 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
1 0 0 0 1 1 ООО 0 0 1 ООО 0 1 0 0 1 0
1 0 0
Рпс. 4.3. Представление логических функций в ПЗУ. а — таблица истинности, б — структура базисной схемы.
В этом случае ПЗУ называется матрицей И. Поскольку все логические функции могут быть представлены в форме сумм произведений, то, объединив матрицы И и ИЛИ, любую логическую функцию можно реализовать посредством такой схемы. Устройство, которое позволяет реализовать заданные матрицы в виде одной БИС, а затем зафиксировать их содержание в процессе изготовления БИС (или по его окончании), называется программируемой логической матрицей (ПЛМ).Так, наприг-
мер, логические функции
(4.3)(4.3)f2 = X1+x1X2X8,
(4.3)
(4.3)
fs — ^г^а»f4=x1x2^4-x1x2x8
могут быть реализованы посредством схемы рис. 4.4.
Схемы рис. 4.3 и 4.4 в сущности представляют собой схемы памяти и соответственно имеют регулярно повторяющуюся структуру. На практике при реализации логической схемы с помощью ПЗУ или ПЛМ процедуры разработки топологии .в части определения местонахождения блоков (разд. 4.3) и со
единений между ними (разд. 4.4) не требуется. Такая ситуация вполне отвечает целям снижения стоимости проектирования БИС. Кроме того, введя логические уравнения, можно разработать автоматическую программу, позволяющую получать после некоторой упрощающей обработки этих уравнений структуру записи данных в ПЛМ и ПЗУ.
ПЛМ и ПЗУ могут быть эффективно использованы при реализации комбинационных схем. Вместе с тем известны методы проектирования последовательностных схем, также предусматривающие использование матричных структур. Такие схемы на-
зываются программируемыми логическими матрицами с памятью. По существу это схемы, объединяющие матрицу И и матрицу ИЛИ. Элементы матриц содержат триггеры. Эффективные методы автоматического формирования структуры в настоящее время не разработаны, однако в будущем можно ожидать отказ от применения произвольной логики с вентилями и триггерами и переход к стандартным БИС.
При реализации функций всего кристалла СБИС посредством ПЛМ эффективность использования вентилей оказывается недостаточно высокой. Однако тот факт, что многие области, которые должны быть заняты элементами произвольной логики, можно использовать с помощью ПЛМ, возможно, следует рассматривать как основу проектирования с ориентацией на память. В однокристальном центральном процессоре на 32 разряда, сведения о котором опубликованы американской фирмой «Хьюлетт-Паккард», основная часть площади кристалла занята ПЗУ и ПЛМ. Глубокого внимания заслуживает то обстоятельство, что, как показано на рис. 4.2, разрыв по степени интеграции между микропроцессорами, с одной стороны, и ЗУ, с другой стороны, сокращается с каждым годом. Это обусловлено тем, что год от года растет удельный вес ЗУ в микропроцессорах.
Стандартизация методов проектирования топологии. По методам проектирования и изготовления БИС могут быть разделены на заказные и полузаказные. В случае полузаказных БИС заранее проектируют и изготавливают области схемы, общие для ряда схем такого класса, и заново проектируют и изготавливают только те области, которые специфичны для данной группы изделий, благодаря чему достигается сокращение сроков проектирования и снижение стоимости продукции. При этом площадь кристалла, как правило, возрастает, но при мелкосерийном производстве такой подход имеет свои преимущества. Заказные БИС, как следует из их названия, изготавливаются специально для определенных заказчиков, и стоимость их разработки весьма велика, однако усилия, направляемые разработчиками на уменьшение размеров их кристаллов, максимальны^ и поэтому они весьма эффективны при крупносерийном производстве.
Типичными представителями полузаказных схем являются БИС типа вентильной матрицы, описанная в разд. 4.1.3, и БИС, составляемая из компоновочных блоков. Первый из названных типов БИС относится к полузаказным и по своей структуре и по методу проектирования, а второй — только по методу проектирования. В обоих типах БИС задачи разработки топологии до определенной степени стандартизованы, и поэтому при размещении их элементов и трассировке соединительных провод-
ников могут быть использованы специальные алгоритмы (разд. 4.3, 4.4). Вместе с тем площадь кристалла у них больше, чем у заказных БИС. Однако по сравнению с кристаллами, всю площадь которых занимает ЗУ, их быстродействие и размеры площади оказываются весьма удовлетворительными.
Новые методы проектирования. В настоящее время почти все микропроцессоры и ЗУ проектируются так называемым ручным способом, т. е. способом, при котором не могут быть применены автоматические программы размещения элементов и трассировки проводников. Применение систем автоматического проектирования приводит к существенному увеличению размеров кристаллов, поскольку формализация задачи разработки топологии производится на базе чрезвычайно простых моделей. При «ручном» проектировании число степеней свободы оказывается больше, и поэтому при достаточно больших затратах времени этот вид проектирования позволяет получить топологию с более высокой плотностью.
Говоря о системах машинного проектирования, которые являются средством повышения эффективности ручного проектирования БИС, изготавливаемых крупными сериями в условиях малономенклатурного производства, можно назвать системы проектирования топологии диалогового типа (разд. 4.6), а также системы верификации топологии (гл. 5). Оба типа систем з настоящее время находят широкое применение на практике. Вместе с тем, для того чтобы справиться с многообразием ошибок при проектировании, а также успешно противостоять росту объема самих задач проектирования топологии, сопровождающего резкое повышение уровня интеграции, наблюдаемое в настоящее время, требуется создание новых методов, в том числе таких, которые опрокидывали бы прежние представления о проектировании. Одним из средств решения указанной задачи, появившихся на фоне этих требований, является способ проектирования символьной топологии. Он позволяет сократить количество операций по переходу от электрической схемы к рисунку маски при ручном проектировании топологии.
Еще одним новым способом проектирования является иерархическое проектирование топологии. Этот способ предполагает разделение логической структуры по принципу «сверху вниз>, т. е. представление логической схемы устройства в виде отдельных блоков с приемлемыми размерами, а затем размещение блоков и трассировку межсоединений в последовательности от нижнего уровня к верхнему. При проектировании топологии на .всех уровнях в этом случае находят применение традиционные методы, например метод стандартных блоков, ручное проектирование и т. п. Иерархический принцип проектирования топо-
логин иллюстрируется на рис. 4.5. Управление базой данных (для БИС в целом) и взаимодействие между уровнями определяются иерархическим деревом, показанным на рис. 4.5, б.
На рис. 4.6 приведено фотографическое изображение кристалла СБИС, созданного с использованием системы ^иерархического проектирования, разработанной корпорацией «Ниппон
Рис. 4.5. Топология БИС иерархической структуры, а — топология; б — иерархическое дерево.Рис. 4.5. Топология БИС иерархической структуры, а — топология; б — иерархическое дерево.
Рис. 4.5. Топология БИС иерархической структуры, а — топология; б — иерархическое дерево.
Рис. 4.5. Топология БИС иерархической структуры, а — топология; б — иерархическое дерево.
дэнсин дэнва кося». Для того чтобы иерархическое проектирование топологии воплотить в виде полностью автоматизированной системы и обеспечить ей самое широкое применение, необходимо решить много проблем. Вместе с тем «схема, которую можно реализовать на кристалле СБИС в будущем, можно реализовать в настоящее время разбиением ее на несколько кристаллов». Если встать на такую точку зрения, то можно ожидать, что иерархическое проектирование топологии станет важным средством поддержки проектирования БИС больших размеров.
Метод вентильных матриц
Метод вентильных матриц (или метод базовых кристаллов) предполагает изготовление подложки, на которой в заранее предусмотренном порядке размещены базовые логические схемы или базовые ячейки, и создание БИС с заданной структурой исключительно путем выбора рисунка межсоединений (рис. 4.7). 13—51
Рис. 4.6. Кристалл СБИС на КМОП-структурах (32-разрядный микропроцессор). СБИС, состоящая из ЗУПВ на 2304 бит и произвольной логики (17К вентилей), имеет 3 уровня — кристалл, блок и ячейка. Каждый блок содержит 100—300 ячеек, каждая ячейка — в среднем 3 вентиля (по данным корпорации «Ниппон дэнсин дэнва кося»).
Базовая ячейка с геометрией, показанной на рис. 4.7, б, имеет эквивалентную схему рис. 4.8, а.
Реализовав между базовыми ячейками надлежащие межсоединения (рис. 4.8, б, в), можно получить простые логические вентили. Объединив две базовые ячейки, можно получить логический блок (рис. 4.8, г), а объединив несколько таких ячеек, можно реализовать триггер или счетчик. Логический блок, выполненный на основе нескольких базовых ячеек, называется макроячейкой. Рисунок межсоединений внутри логического блока, выполненного из базовых или макроячеек, определяется заранее и обычно хранится в библиотеке. Следовательно, объектом автоматического проектирования топологии блоков и трассировки межсоединений являются привязка (в каждом изделии)
Рис. 4.7. Пример вентильной матрицы (по данным фирмы «Тосиба»). а — структура кристалла; б — структура базовой ячейки.
а
Рис. 4.8. Базовые ячейки и макроячейки, а — эквивалентная схема базовой ячейки; б — двухвходовый вентиль И-НЕ; в — двухвходовый вентиль ИЛИ-HE; г — макроячейки.
логических блоков к базовым или макроячейкам и определение рисунка соединений между ними. Базовая ячейка, не привязанная к определенному логическому блоку, называется пустой. Хотя в состав такой ячейки, естественно, входят транзисторы, на практике она не выполняет активных функций и играет роль пространства для прокладки межъячеечных соединений.
Пример кристалла БИС, топология которой спроектирована по методу вентильных матриц, показан на рис. 4.9.
Так как размеры кристалла и площадь пространства, через которое могут проходить межсоединения, ограничены, то с точки зрения топологии основной целью проектирования при использовании данного метода является обеспечение 100%-ной трассируемости межсоединений. Метод вентильных матриц имеет ряд достоинств, связанных с изготовлением пластин. Вместе с тем он имеет и недостатки: например, при ненадлежащем выборе базового кристалла для группы изделий снижается эффективность использования площади кристалла.
Рис. 4.9. Кристаллы СБИС типа вентильной матрицы, а — ТТЛ-матрица на 2000 вентилей. (1) Уровень интеграции: 2108 трехвыводных вентилей И-НЕ; 112 входных/выходных буферов. (2) Характеристики вентилей: fPd=0,95 нс, Pd—0,65 мВт. (3) Тип корпуса: 135 штыревых выводов, б — КМОП-м атрица на 8000 вентилей. (1) Уровень интеграции: 8000 вентилей (в пересчете на двухвходовые). (2) Время задержки на передачу: 2,5 нс. (3) Потребляемая мощность: около 100 мВт (в рабочем режиме). (4) Количество сигнальных вво- дов/выводов: до 160.
Метод стандартных блоков
Метод стандартных блоков наиболее широко распространен при автоматизированном проектировании топологии МОП БИС. В этом случае, как и при использовании метода вентильных матриц, заранее проектируется рисунок внутренних межсоединений и данные поблочно направляются в библиотеку. Блоки располагаются в виде столбцов, а соединительные проводники— в длинных узких областях между столбцами, именуемых каналами. Соединения между соседними каналами осуществляются через так называемые проходные блоки или через внешнюю область монтажа. Основное отличие данного метода от
Рис. 4.10. СБИС с топологией, использующей стандартные блоки с нерегулярным расположением (по материалам фирмы «Ниппон дэнки»).
метода вентильных матриц состоит в том, что, хотя шаблоны для каждого изделия стандартизованы, в рассматриваемом случае структуру конкретных изделий необходимо проектировать отдельно. Следовательно, места расположения блоков и области, через которые проходят межсоединения, не фиксированы, и поэтому одной из целей при проектировании топологии является максимальное уменьшение размеров кристалла. Другими словами, следует стремиться к тому, чтобы обеспечить оптимальные размеры кристалла и соответственно 100%-ную трас- сируемость межсоединений.
Среди методов проектирования топологии известны методы, предусматривающие стандартизацию, когда почти все блоки имеют одинаковую высоту, и методы, допускающие использование блоков различной высоты.
Методы первой группы называются методами стандартных ячеек или «полиячеек». При автоматическом проектировании эти методы позволяют реализовать степень интеграции, почти не уступающую той, которая может быть получена при ручном проектировании.
Методы второй группы можно назвать методами стандартных блоков в узком смысле. Хотя они допускают использование различных по величине блоков, например ПЗУ, ЗУВП, регистров сдвига, и в этом отношении область применения довольно обширна, для кристаллов больших размеров результаты автоматического проектирования с их применением существенно уступают результатам ручного проектирования. Пример топологии кристалла, спроектированного по методу стандартных блоков и содержащего блоки различных размеров, показан на рис. 4.10.
В будущем при проектировании СБИС, видимо, найдет применение метод иерархического проектирования. Вместе с тем задача проектирования топологии на каждом уровне сводится к разработке топологии методом стандартных блоков, согласно которому, как было отмечено выше, используются блоки различных размеров.
Хотя автоматическое проектирование топологии этим методом и предусматривает использование блоков различной величины, но, ограничив число их типоразмеров, можно добиться вполне удовлетворительных результатов, так что в будущем следует ожидать довольно широкого распространения этого метода на практике.
Критерии оценки эффективного размещения блоков и трассировки межсоединений
Проблемы размещения блоков и трассировки межсоединений взаимосвязаны и рассматривать их по отдельности весьма затруднительно. В общем случае желательно реализовать высокую плотность монтажа, при которой соединительные проводники занимали бы около 80% площади кристалла. Однако решить эту задачу чрезвычайно сложно, и поэтому при машинном проектировании топологии задача делится на два этапа: размещение блоков и трассировка межсоединений.
Ограничения на рисунок межсоединений. После того как на кристалле определено размещение блоков, необходимо произвести трассировку внутренних проводников, целью которой является обеспечение надлежащих соединений между выводами блоков в соответствии с заданной электрической схемой. В той мере, в какой обеспечивается достаточная электрическая изо-
ляция между указанными проводниками и ухудшение электрических характеристик не превышает допустимых нормами, выбор рисунка монтажа может быть произвольным. Ниже рассматриваются только такие варианты трассировки, которые в не слишком сильной степени зависят от алгоритма трассировки, метода проектирования топологии и ограничений, связанных с рисунком межсоединений.
Геометрические ограничения. Межсоединения, как правило, выполняются в виде двухслойной структуры. Если же количество слоев равно 3 и более, то обычно их объединяют попарно, к двум первым слоям привязывают цепи с наибольшими ограничениями, а затем производят привязку оставшихся слоев. Проводники межсоединений имеют определенную толщину. Проводники, относящиеся к одному и тому же слою, не должны пересекаться, и, кроме того, расстояние между ними не должно быть менее некоторого минимального. Цепи, относящиеся к двум или более слоям, соединяются посредством сквозных отверстий. Эти отверстия также имеют определенные размеры, и расстояния между ними не должны быть менее некоторого минимального. Кроме того, существуют ограничения и на их расположение, в частности они не могут располагаться внутри блоков.
Ограничения, связанные с паразитными параметрами сигнальных шин. Если длина соединительных проводников оказывается излишне большой, их сопротивление возрастает и электрические характеристики соответственно ухудшаются. При этом возрастает также роль временной задержки, так что при проектировании сигнальных шин рисунок монтажа должен быть таким, чтобы соединительные проводники были по возможности короткими. В случае МОП ИС, в которых используется двухслойная структура межсоединений (металл и поликристалличе- ский кремний), особенно важно сокращать участки проводников, проходящих через слой поликристаллического кремния. Отметим также, что при увеличении количества межсоединений, осуществляемых посредством сквозных отверстий, сопротивление межсоединений также возрастает. Кроме того, в быстродействующих ИС для снижения паразитных емкостей накладываются ограничения на длину горизонтальных соединительных проводников.
Ограничения, связанные с допустимой силой тока в шинах питания. Для того чтобы минимизировать отклонение потенциала в шинах питания и «земляных» шинах, в качестве таковых обычно используют однослойную металлическую структуру. В логических схемах, возбуждаемых от шины питания только одной полярности и «земляной» шины, их трассировка производится так, как показано на рис. 4.11, а, а в тех случаях,
когда необходимы два или более уровня напряжения, — так, как показано на рис. 4.11, б, причем размещение указанных шин должно совпадать с размещением выводов питания каждого блока. При проектировании шин питания весьма важно учитывать, что если плотность тока в них становится слишком
ввРис. 4.11. Проектирование шин питания, а — напряжения одного номинала; б— напряжения двух и более номиналов; в — разводка шин питания.Рис. 4.11. Проектирование шин питания, а — напряжения одного номинала; б— напряжения двух и более номиналов; в — разводка шин питания.
в
в
Рис. 4.11. Проектирование шин питания, а — напряжения одного номинала; б— напряжения двух и более номиналов; в — разводка шин питания.
Рис. 4.11. Проектирование шин питания, а — напряжения одного номинала; б— напряжения двух и более номиналов; в — разводка шин питания.
большой, то под действием выделяющегося тепла может произойти их расплавление. В общем случае питание на блоки подают не от одной, а от нескольких шин (рис. 4.11, в). Чем ближе к источнику расположена шина питания, тем выше в ней плотность тока, поэтому такие шины должны иметь достаточно большую толщину.
На трассировку шин питания необходимо обращать особое внимание и сперва обычно производят трассировку шин питания, а затем — трассировку сигнальных шин.
Ограничения на выводы соединительных проводников. Представим себе цепь, имеющую два оконечных вывода. На-
хождение пути, соединяющего две эти точки между собой, и есть элементарная трассировка. Если цепь имеет три или более выводов, т. е. речь идет о соединении нескольких точек, то сначала соединяют две точки, а затем одну из оставшихся точек соединяют с любой из точек, лежащих на уже проложенном маршруте. В целом задачу трассировки решают, повторив эту операцию нужное число раз.
Рис. 4.12. Способы трассировки проводников между несколькими точками, а — дерево Штейнера; б — соединения типа «вход — выход»; в — последовательное соединение точек. X — вход; 0 — выход; О — точка ветвления.Рис. 4.12. Способы трассировки проводников между несколькими точками, а — дерево Штейнера; б — соединения типа «вход — выход»; в — последовательное соединение точек. X — вход; 0 — выход; О — точка ветвления.
Рис. 4.12. Способы трассировки проводников между несколькими точками, а — дерево Штейнера; б — соединения типа «вход — выход»; в — последовательное соединение точек. X — вход; 0 — выход; О — точка ветвления.
Рис. 4.12. Способы трассировки проводников между несколькими точками, а — дерево Штейнера; б — соединения типа «вход — выход»; в — последовательное соединение точек. X — вход; 0 — выход; О — точка ветвления.
Рис. 4.13. Степени свободы при подключении к выводам.Рис. 4.13. Степени свободы при подключении к выводам.
Рис. 4.13. Степени свободы при подключении к выводам.
Рис. 4.13. Степени свободы при подключении к выводам.
В общем случае рисунок межсоединений определяется деревом Штейнера,имеющим несколько точек ветвления (рис.4.12,а). В быстродействующих ИС с целью уменьшения задержки на распространение сигналов по проводникам и снижения уровня отражений желательно применять или непосредственное соединение выхода предшествующего логического вентиля с входами следующих (рис. 4.12,6), или же располагать входы последующих каскадов на одной шине (рис. 4.12, в).
1 и (2,4):логически эквивалентны
(2,4): эквипотенциальны
(5,6): проаюдной проводник
Следует учитывать, что выводы, расположенные по краям блоков, размещенных на кристалле, характеризуются как определенными ограничениями, так и степенями свободы. На рис. 4.13 показана функциональная схема блока, содержащего вентиль ИЛИ-HE и проводники из поликристаллического кремния. Выводы (2, 4) этого блока можно рассматривать как эквивалентные точки. Цепи, которые должны быть подключены к бло-
66Рис. 4.14. Графы типа «решетки», а — с ортогональной структурой; б — с неортогональной структурой.Рис. 4.14. Графы типа «решетки», а — с ортогональной структурой; б — с неортогональной структурой.
6
6
Рис. 4.14. Графы типа «решетки», а — с ортогональной структурой; б — с неортогональной структурой.
Рис. 4.14. Графы типа «решетки», а — с ортогональной структурой; б — с неортогональной структурой.
ку, могут подключаться или к точке 2 или к точке 4. Выводы (5, 6) также представляют собой эквипотенциальные точки. Соединяющий их проводник аналогичен перемычкам в печатных платах. Его назначение состоит в том, чтобы внешние цепи могли быть проведены через блок. По отношению к выводам других блоков, соединяемых с данным, выводы 1 и (2, 4) можно считать «логически эквивалентными», т. е. взаимозаменяемыми. Учитывая наличие подобных степеней свободы, в схеме
можно обеспечивать более высокое быстродействие. Вместе с тем ограничения, накладываемые на характер межсоединений, отличаются достаточной строгостью, и вводить их в программу автоматической трасси
ровки достаточно сложно.
Ограничения, связанные со стандартизацией методов обработки. Решение задачи автоматизированной трассировки предполагает стандартизацию некоторых ее параметров, при которой, в частности, задается (в расчете на самый худший случай) ширина всех сигнальных шин и расстояния между ними, что влечет за собой, од-
нако, снижение плотности монтажа. При двухслойной структуре межсоединений во многих случаях целесообразно вести трассировку так, чтобы отрезки проводников, идущих в продольном направлении, относились к одному слою структуры, а идущих в поперечном направлении — к другому. Таким образом, задача трассировки представляет собой задачу нахождения совокупности не пересекающихся между собой маршрутов в решетчатой структуре типа показанной на рис. 4.14. Такой подход дает возможность упростить алгоритм трассировки. При этом одно из требований стандартизации гласит, что сквозные отверстия и выводы (точнее, их центры) должны находиться в узлах решетки.
Если при условии стандартизации трассировки 100%-ная трассируемость не обеспечивается, то от принципа ортогональной структуры следует отказаться и производить трассировку оставшейся части цепей, допуская в зависимости от конкретной ситуации расположение проводников под углом (чаще всего 45 или 135°), причем трассировка оставшейся части цепей в основном производится не автоматически, а вручную.
Критерии качества топологии. Размещение блоков на поверхности кристалла необходимо производить до начала трассировки, и поэтому оценку качества топологии проводят, приближенно прогнозируя площадь областей, занятых соединительными проводниками.
Самой распространенной топологической задачей является задача размещения на кристалле блоков одинаковых размеров в правильном порядке. Эта задача подобна задаче о топологии печатной платы, на которой в правильном порядке размещены БИС типа вентильных матриц или аналогичные им.
Рис. 4.15. Двумерная регулярная структура.Рис. 4.15. Двумерная регулярная структура.Если через Х={хь х2, ...» я,,} обозначить п блоков, а через У=^У\, У2 , ..., Ут}—т областей, в которых блоки могут быть размещены на кристалле и которые в совокупности имеют вид
Рис. 4.15. Двумерная регулярная структура.
Рис. 4.15. Двумерная регулярная структура.
c[<rG <zj: количество проводников d tyk, У[ J: расстояние между ними
двумерной решетки (т^п), то задача размещения может быть представлена в виде отображения а(Х->У) (рис. 4.15).
Решение задачи о топологии вентильной матрицы связано со следующими ограничениями: а) блоки (базовые ячейки), из которых состоят макроячейки, должны быть расположены поблизости друг от друга; б) в целях создания оптимальных условий для подачи питания местоположение групп из нескольких блоков должно быть фиксированным или ограниченным в пространстве; в) в целях сокращения длины сигнальных шин, обусловливающих временную задержку, группы из нескольких блоков должны располагаться близко друг от друга.
В качестве средств оценки качества технологии в свете перечисленных выше проблем могут быть использованы следующие критерии.
Сумма гипотетических длин соединительных проводников. Если допустить, что выводы блоков расположены приблизительно в их центральной части и каждый проводник соединяет две точки по кратчайшему пути, то общая длина проводников при данной топологии (а) может быть выражена следующим образом:
f(«) = 22 clxb x^dVa-Qc^.a^x^V (4.4) хр XJ ^ %
Считается, что чем меньше величина f(a), тем лучше выбранный вариант топологии. Через 4Х«*^/] здесь обозначено количество проводников, соединяющих блоки х^ и х,; а через d[y/<, уД—расстояние между ячейками (местами расположения блоков).
При определении гипотетической длины проводников в случае соединений между множеством точек предполагается, что способы соединения соответствуют показанным на рис. 4.12 или же оценка дается на основании их приближенной гипотетической длины, как показано на рис. 4.16. Эти методы оценки
(а)(а)Умножение суммы Элин полного графа на 2/п, где п - число выводовУмножение суммы Элин полного графа на 2/п, где п - число выводовСумма двух сторон „минимального прямоугольника1; содержащего выводы (а* Ь)Сумма двух сторон „минимального прямоугольника1; содержащего выводы (а* Ь)
(а)
(а)
Умножение суммы Элин полного графа на 2/п, где п - число выводов
Умножение суммы Элин полного графа на 2/п, где п - число выводов
Сумма двух сторон „минимального прямоугольника1; содержащего выводы (а* Ь)
Сумма двух сторон „минимального прямоугольника1; содержащего выводы (а* Ь)
Рис. 4 16. Предполагаемая длина маршрута между точками.
топологии позволяют просто производить расчет оценочной функции, что является их несомненным преимуществом.
Количество проводников, пересекающих линии раздела. Эффективность выбранного варианта топологии тем выше, чем меньше количество проводников, пересекающих вертикальные или горизонтальные линии раздела на кристалле (рис. 4.17). При оценке по изложенному выше способу не учитывается распределение соединительных проводников по плотности, ввиду чего предложенный способ, позволяющий избежать этого недостатка, можно считать эффективным средством оценки.
Проведя несколько горизонтальных и вертикальных линий раздела и уменьшая количество проводников, пересекающих линии раздела блоков, можно обеспечить равномерность плотности монтажа.
Использование пустых ячеек (минимизация плотности монтажа). Важным критерием оценки качества топологии БИС типа вентильных матриц является возможность эффективного использования их пустых ячеек (в БИС со стандартными блоками в качестве пространства для прокладки соединитель-
ных проводников можно использовать базовые ячейки, не подключенные к логическим блокам). Согласно критерию (1), топология рис. 4.18, б эффективнее топологии а. В данном случае необходима некоторая предварительная обработка, предусматривающая окончательное определение топологии после того, как произведено распределение пустых ячеек (на рис. 4.18 заштрихованы). Вместе с тем одного введения горизонтальных и вертикальных линий раздела в соответствии с критерием (2) недостаточно. Дело в том, что количество проводни-
Рис. 4.17. Оценка топологии с помощью линий раздела.
ков, пересекающих линии раздела а и 0, одинаково и в случае рис. 4.18, а и в случае рис. 4.18, б. Однако если провести еще линию раздела у и оценить топологию по отношению числа пересекающих ее проводников к их длине, то более эффективной окажется топология рис. 4.18, а. Другими словами, нами введено представление о минимизации плотности соединительного монтажа.
Для оценки качества топологии с учетом плотности соединительного монтажа предложен метод, предусматривающий анализ гипотетических возможностей разветвления одного соединительного проводника (рис. 4.19) на проводники с весовыми коэффициентами менее 1 (1/2,1/4,1/8 и т. д.). Так, например, для маршрута проводника между оконечными точками Л и В на рис. 4.19 (даже для случая соединения по кратчайшему пути) существует целый ряд возможностей и на этапе размещения блоков невозможно представить, какие маршруты
Рис. 4.18. Использование «пустых» ячеек.
будут выбраны для соединяющих эти блоки проводников на этапе трассировки. Как показано на рис. 4.19, в данном случае производится вероятностная оценка величин, на которые в ветвях структуры делится единичный поток (физическая величина, удовлетворяющая второму закону Кирхгофа) по мере его продвижения от точки Л к точке В. Цифры, указанные на рис. 4.19, характеризуют ожидаемое значение потока, проходящего по проводникам, соединяющим оконечные точки Л и В. Просум-
Рис. 4.19. Распределение вероятностей для маршрутов проводников.
мировав количество проводников с учетом соответствующих ожидаемых значений (меньших единицы) по всей структуре, можно оценить плотность соединительного монтажа в этой области кристалла.
Метод оценки по сложности монтажа требует для получения оценочной функции большее время, чем методы (1) и (2). Однако он позволяет получить более точную оценку топологии для данной зоны.
Площадь кристалла. Говоря о критериях оценки по методам (1), (2), (3), следует иметь в виду, что объектом исследования в данном случае являются кристаллы с постоянной площадью, что характерно, например, для БИС типа вентильных матриц. В случае БИС на стандартных блоках площадь кристалла определяется как результат проектирования топологии, и поэтому качество топологии в этом случае, т. е. когда в отличие от случая вентильных матриц интерес представляет взаимное расположение блоков, оценивается по величине площади кристалла, занимаемой соединительными проводниками. Для того чтобы оценить эту площадь, необходимо предварительно произвести некоторые операции по упорядочению топологии •соединительных проводников (разд. 4.4.1), позволяющие усреднить их распределения по каналам (области, используемые для прокладки соединительных проводников между блоками).
Разделение и группирование логических схем
Задача разделения
Задача «разделения логики», как показывает ее название, представляет собой задачу разделения комплекса логических схем на функциональные блоки («модули») в виде БИС и печатных плат. После того как логическая схема, выполняемая на одном кристалле, окончательно определена, ее разделяют на группы из нескольких вентилей или ячеек. Так, например, кристалл БИС типа вентильной матрицы, показанный на рис. 4.7, а, разделяется на пять групп по 18 базовых ячеек в каждой. БИС с «полиячеечной» топологией аналогичным образом разделена на несколько вертикальных групп (столбцов) вентилей.
В общем случае ограничивающие условия или критерии оценки, которыми следует руководствоваться при решении задачи разделения, сводятся к следующим: а) площадь, занимаемая каждым отдельным модулем; б) количество внешних выводов в каждом модуле; в) размеры модулей и однородность их структуры; г) электрические характеристики: время задержки на передачу сигнала, уровень тепловыделения и т. п.; д) легкость проведения измерений и профилактических работ.
В свете этих требований вопрос о том, каким должно быть оптимальное или допустимое решение, не вполне ясен. Кроме того, остается еще аспект, связанный с субъективной оценкой качества. Поэтому все известные до настоящего времени способы разделения БИС формализуются в виде задачи математического программирования, в которых учитываются только физические ограничения пп. а и б.
Исходя из конкретного примера, задачу разделения можно» определить следующим образом. Если В — множество логических вентилей, подлежащих размещению на одном кристалле, X—множество внешних выводов (входные и выходные контактные площадки), то все цепи W{ (/=1,2, ....nV содержащие соединительные проводники, можно рассматривать как подмножество (BU^)« Кроме того, если распределить В по р модулям (Вь Во,..., Вр) и потребовать, чтобы площадь каждого В;-го модуля (/= 1,2, ...,р) была меньше А;, легко сформулировать следующее ограничивающее условие:
У а(г)^Л,, /=1,2, ...,р, (4.5)
где а (г) — площадь логического вентиля г^В.
Вместе с тем, обозначив через c(Wt) величину, полученную путем вычитания 1 из количества модулей (внешние выводы X рассматриваются как модуль 6p+i), присоединенных к каждой из цепей W^, выражение для целевой функции можно представить в следующем виде:
С = V с(Гг)—min, (4.6) /=1
где С — сумма пар выводов цепей, соединяющих модули между собой.
Так, например, сопоставив логическую схему на рис. 4.20, а с приведенными выше формальными соотношениями, можно получить, что множество логических вентилей 6={1... 15}. множество внешних выводов Х = Ф, а множество цепей, содержащих проводники, W= ^а... пУ Приняв, что площадь каждого вентиля равна 1, и разделив множество вентилей по трем модулям с площадью не более 5, приходим к некоторому ограничению, согласно которому «каждый модуль содержит в точности 5 вентилей». Отметим, что в соответствии со способом разделения, принятым на рис. 4.20,6, оптимальным решением для целевой функции будет С=6.
Формализация проблемы, рассмотренная выше, — не более чем абстракция, упрощение практической задачи разделения. Существует целый ряд методов формализации, являющихся б сущности методами математического программирования, и каждый из них представляет собой весьма сложную комбинаторную задачу. Даже при решении упрощенной задачи разделения отсутствуют гарантии того, что при автоматизированном разделении будет получено оптимальное решение (разд. 4.7), По этой причине значительная часть операций при разделении
6
Рис. 4.20. Распределение логических схем, а—логическая схема; б —результаты разделения схем на три группы.
логических схем производится вручную. Современные системы машинного проектирования предусматривают проведение процесса проектирования в диалоговом режиме с выводом промежуточных результатов на графический дисплей, что позволяет эффективно сочетать присущую человеческой личности способность принимать решения и возможность эффективной обработки данных, свойственную ЭВМ.
Задача группирования
Задача группирования логических схем в принципе является задачей представления частных схем (модулей), полученных в результате решения задачи разделения, в виде функциональных блоков.
При проектировании печатных плат типа показанной на рис. 4.1, а задача группирования состоит в том, что размещаемую на плате схему разделяют на соответствующие частные схемы, причем каждая из этих схем может быть реализована посредством промышленной ИС. Так, например, если логическая схема, состоящая из 22 вентилей И-НЕ и 17 вентилей ИЛИ-HE, должна быть реализована посредством ИС типа А, содержащей 4 вентиля И-НЕ, и ИС типа В, содержащей 4 вентиля ИЛИ-HE, то потребуется 6 ИС типа А и 5 ИС типа В. Однако задача разделения заданной группы вентилей на блоки ИС характеризуется значительным количеством степеней свободы, и она должна решаться оптимальным образом в отношении монтажа, расположения внешних выводов и т. п.
При проектировании гибридных ИС (рис. 4.1, б), содержащих печатные резисторы и блочные ИС, существуют различные варианты реализации резисторов и задача группирования сводится к выбору их оптимальных типов. При этом на первом этапе из группы резистивных паст (с удельным сопротивлением 1 кОм, 10 кОм, 100 кОм и т. д.) выбирают наиболее подходящую с учетом площади и стоимости печати. На втором этапе из множества стандартных типоразмеров, данные о которых хранятся в библиотеке, выбирают наиболее подходящие с точки зрения возможности их размещения на подложке.
При проектировании БИС на стандартных блоках (рис. 4.10) данные о ячейках, посредством которых реализуются блоки, регистрируются в библиотеке, причем для каждого блока заготовлены данные о целом ряде ячеек. С логической точки зрения эти ячейки равноценны, но отличаются по выходной мощности, размерам и форме. В этом случае задача группирования предполагает подбор размеров ячеек в соответствии с требуемой от них выходной мощностью, а также подбор формы ячеек, исключающей их взаимное наложение.
При проектировании топологии БИС на вентильных матрицах (рис. 4.7 и 4.9) задача группирования решается как задача представления требуемой логической схемы в виде комбинации ячеек (или макроячеек), данные о которых хранятся в библиотеке. На рис. 4.21 приведен пример группирования базовых ячеек логических схем в макроячейки (рис. 4.8).
Как правило, количество типоразмеров ячеек, данные о которых зарегистрированы в библиотеке, ограничено, и поэтому во многих случаях, прежде чем приступать к группированию, производят переход от логической схемы к ее эквиваленту, вводя инверторы (показаны пунктиром) и преобразуя многовходовые вентили в вентили с числом входов менее трех. Такой подход к задаче группирования позволяет увеличить число возможных вариантов. Однако при этом необходимо выбирать
оптимальный метод группирования, предполагающий минимизацию количества ячеек, минимизацию времени задержки, минимизацию количества соединений между ячейками и т. п.
Выше в общих чертах была рассмотрена задача группирования для некоторых аспектов ее реализации. Вместе с тем в принципе задача группирования состоит из задачи выбора, предусматривающей выбор блоков (ячеек), посредством которых должны быть реализованы частные схемы, из каталогизированной библиотеки, и задачи собственно группирования
Рис. 4 21. Группирование логических схем по базовым и макроячейкам.
(объединения), предусматривающей определение частных схем, подлежащих объединению в блоки (ячейки). Успешность решения первой из этих задач нередко зависит от особенностей ручного или диалогового проектирования. Вторая задача представляет собой один из видов задач разделения, и, если алгоритм проектирования достаточно прост, удовлетворительное решение может быть получено также и с использованием ЭВМ.
Алгоритмы разделения/группирования
Ниже приведены типичные алгоритмы, используемые при автоматизированном решении задач разделения/группирования.
Алгоритм максимальной связности — минимальной несвязности. Анализируя элементы (вентили, ячейки и т. п.), которые должны стать «ядром» модуля, т. е. единицей разделения, из них выделяют один, обладающий наибольшей связностью с остальными. Затем из оставшихся блоков выбирают тс, которые
удовлетворяют ограничениям по занимаемой площади и количеству внешних выводов и обладают наиболее сильной связью с «ядрами», и присоединяют последовательно их к ранее выбранному модулю. Если указанные ограничения превышены, то формирование модуля завершается, из множества оставшихся элементов выбирается «ядро» нового модуля и процесс повторяется.
Алгоритм роста «пучка». Данный алгоритм представляет собой обобщение алгоритма максимальной связности — минимальной несвязности для случая нескольких «ядер». В первую очередь в качестве начальных модулей выбирают элементы по числу модулей, обладающие наиболее сильной связью с остальными и расположенные на значительном расстоянии друг от друга. Их называют «зародышами».
В дальнейшем, используя эти «зародыши» в качестве «ядер» модулей, оставшиеся элементы последовательно присоединяют к модулям с самой сильной связью с данными элементами.
Итерационный алгоритм. В отличие от двух ранее рассмотренных алгоритмов, базирующихся на исходном разделении структуры, данный алгоритм имеет целью последовательное улучшение значений оценочной функции путем обмена элементов между модулями. Согласно этому методу, рекомендуется оперировать с несколькими элементами, относящимися к различным модулям. Сущность метода практически состоит в многократном проведении операции замены с целью получения наилучших характеристик у группы элементов. Обычно области, в которых производят замену, ограничены по площади, и, если улучшений в данной области получено быть не может, процесс прекращается.
Алгоритмы размещения
Критерии оценки качества топологии были изложены в разд. 4.1.5. В данном разделе будут рассмотрены типичные алгоритмы размещения элементов на БИС в свете этих критериев. В принципе эти методы можно разделить на две группы — конструктивные и итерационные. Конструктивные методы дают приближенное решение путем многократного повторения одних и тех же действии, основанных на критериях качества, обеспечивающих локальную оптимальность. Итерационные методы предусматривают последовательное совершенствование начальной топологии, полученной тем или иным способом, путем локальной замены элементов. Типовые алгоритмы для обеих групп методов рассмотрены в разд. 4.3.1 и 4.3.2. В обоих слу-
чаях объектом анализа является топология с регулярной геометрией подлежащих размещению блоков (в той мере, в какой все блоки имеют одинаковую форму или строятся из нескольких ячеек). Методы названных групп не исключают друг друга. Напротив, их совместное применение повышает эффективность проектирования. Методы размещения блоков совершенно различной формы рассматриваются в разд. 4.3.4.
Поскольку задача проектирования топологии заключается в определении местоположения размещаемых на плоскости ячеек или блоков, то в общем случае она представляет собой двумерную задачу. Однако при проектировании топологии малогабаритных ИС возможны также задачи, которые следует рассматривать как одномерные (разд. 4.3.3). Кроме того, при проектировании БИС типа вентильных матриц в некоторых случаях анализ приходится проводить в два этапа: на первом из них схему разделяют на группы из нескольких ячеек или блоков в каждой и рассматривают задачу оптимального размещения блоков в группе как одномерную, а на втором — оценивают каждую группу как базовую единицу обработки и решают двумерную топологическую задачу.
Конструктивные методы
Во многих случаях алгоритмы конструктивных методов предусматривают замену процесса размещения блоков, производимого разработчиком, на алгоритм, ориентированный на машинную обработку. Такие алгоритмы закладываются в современные системы проектирования топологии. Однако результаты, получаемые при полностью автоматизированном процессе, зачастую не удовлетворительны, и местоположение блоков, играющих в схеме основную роль, обычно определяют путем ручного проектирования или проектирования в диалоговом режиме. Таким образом, рассматриваемые ниже алгоритмы более эффективны, если решения по некоторым ключевым вопросам принимаются разработчиком.
Рост «пучка». Предполагается, что расположение нескольких блоков («зародышей») заранее определено. Таковыми блоками или элементами могут быть блоки, реализующие основные функции системы, или контактные площадки для ввода-вывода на кристалле БИС. Далее производится многократная обработка, предусматривающая отбор еще неразмещенных блоков, имеющих наиболее сильную связь с уже размещенными, и их размещение таким образом, чтобы гипотетическая длина соединительных проводников была минимальной. Задача оконча-
тельного размещения всех блоков может быть решена путем оценки незанятой площади.
Вместе с тем задачу обработки можно упростить, построив модель, в которой длина соединительных проводников между блоками соотнесена с силой притяжения. Так, например, если блоки А, В, С, D (рис. 4.22) уже размещены, а блок Е не размещен, то оптимальная область, в которую с учетом указанных соображений он может быть помещен, представляет собой заштрихованный прямоугольник серого цвета. В терминах дина
мики группу соединительных проводников можно рассматривать
Рис. 4.22. Размещение блоков, при котором длина соединительных проводников минимальна.Рис. 4.22. Размещение блоков, при котором длина соединительных проводников минимальна.как упругое тело, и задача, таким образом, становится эквивалентной задаче помещения еще неразмещенных блоков в точки, в которых силы притяжения уравновешивают друг друга (точки центров тяжести). Если число блоков равно п, то время, затрачиваемое на решение задачи размещения одного блока, пропорционально п. Следовательно, время, затрачиваемое на решение задачи размещения всех блоков системы, равно О (л2).
Рис. 4.22. Размещение блоков, при котором длина соединительных проводников минимальна.
Рис. 4.22. Размещение блоков, при котором длина соединительных проводников минимальна.
Силонаправленный метод.
«пучков», имеет«пучков», имеетДанный метод, основанный на использовании динамической модели роста
«пучков», имеет
«пучков», имеет
целью определение равновесных точек одновременно для всех блоков. Согласно этому методу, блок (и его внешние выводы) стягивается в точку и рассматриваются силы притяжения между электрически соединенными блоками. Положения равновесных точек для всех блоков (с учетом расположения контактных площадок ввода — вывода на кристалле) можно определить, решив систему уравнений первого порядка. Следовательно, время, затрачиваемое на обработку при использовании данного метода, составляет О (л3).
Если при таком подходе будут учтены форма и размеры блоков, расположение их внешних выводов и расстояние между блоками, то их размещение будет более эффективным. Действительно, если в дополнение к силам притяжения ввести между блоками, а также между блоками и периферией кристалла такие силы отталкивания, которые возрастают при сокращении расстояний между блоками и становятся бесконечно большими при их соприкосновении, то обе группы сил будут компенсировать друг друга, и все блоки можно будет размещать в задан-
ных областях кристалла, причем наложение блоков будет при этом исключено. «Равновесные» решения для рассматриваемой силонаправленной модели можно получить, смоделировав обычные дифференциальные уравнения, описывающие перемещение имеющей малую массу пластины (блока) со скоростью, пропорциональной силе, по поверхности густого масла (кристалла).
Метод дихотомического деления. Если в двух рассмотренных выше методах критерием оценки является минимизация общей длины проводников, то критерием оценки в данном методе является минимизация количества проводников, проходя-
Рис. 4.23. Метод половинного деления.
щих через область блока. Этот метод предусматривает такое разделение кристалла на две части, при котором общая площадь блоков будет в них приблизительно одинаковой, а число групп проводников, соединяющих эти части, — минимальным. Операции деления (рис. 4.23) производят до тех пор, пока не будет получен единственный блок или последовательность линейно расположенных блоков (разд. 4.3.3).
Метод использования потоков сигналов в логической схеме. Данный метод отображает последовательность, в которой разработчик, анализируя логическую схему при ручном проектировании, определяет расположение отдельных блоков. Действительно, при вычерчивании логической схемы разработчик размещает логические вентили (блоки) по возможности в соот-
вегствии с направлениями потоков сигналов. Во многих случаях такой подход позволяет сократшь длину сигнальных шин и количество их пересечений. Включив этот принцип в ориентированный на ЭВМ алгоритм и, например, ранжировав вентили на логической схеме, можно выработать некоюрые правила, позволяющие отобразить эти вентили в виде ячеек, упорядоченно расположенных на поверхности кристалла. При этом, однако, следует принимать во внимание необходимость сокращения длины соединительных проводников по критическому пути, определяющему задержку на передачу сигналов.
Метод случайного размещения. Данный метод предполагает, что итерационным методом может быть получено удовлетворительное решение и позволяет использовать последовательность случайных чисел для определения первоначального варианта компоновки. В этом отношении он существенно отличается от рассмотренных выше конструктивных методов. Метод основан на использовании следующих допущений: а) данные о первоначальной случайной компоновке достаточны в качестве исходных данных для последующей обработки; б) при использовании удовлетворительного приближенного решения, полученного конструктивным методом, во многих случаях останавливаются на локальных оптимальных решениях, которые не удается приблизить к оптимальному решению итерационным методом; в) формирование последовательности случайных чисел дает возможность получить локальное оптимальное решение в окрестности нескольких первоначальных и соответственно возможность выбора наилучшего из них. Отметим, что рассмотренные выше конструктивные методы позволяют получить только одно первоначальное решение.
Существует также мнение, отражающее достоинства метода случайного размещения, согласно которому, несмотря на использование любого первоначального решения, высока вероятность того, что результаты последовательных улучшений будут весьма эффективны. Решение вопроса о том, какие соображения имею! слабое логическое обоснование, а какие соответствуют истине, авторы предоставляют читателям.
J.3.2. Итерационные методы
Итерационные методы базируются на использовании первоначального решения, полученного конструктивным методом или по результатам ручного проектирования, и имеют целью улучшения топологии путем изменения положения блоков в пределах ограниченной области. Ниже будут рассмотрены типовые алгоритмы этой группы методов. В любом случае результатив- 15—5!
ность метода определяется простотой пересчета критериев оценки после однократного изменения положения блоков, а также эффективностью производимого улучшения топологии. Обсуждение достоинств и недостатков рассматриваемых ниже методов довольно затруднительно, хотя некоторые экспериментальные оценки уже опубликованы.
Метод парных перестановок. Если выбрав один блок Д, можно добиться улучшения топологии путем его перестановки с каким-либо другим блоком, то такая процедура называется перестановкой блоков А и В (если наибольшая эффективность достигается при этой перестановке).
В зависимости от пределов, в которых может выбираться переставляемый блок В, существует несколько методов перестановки. Типичные методы рассмотрены ниже. Время, требуемое на одну перестановку, составляет О(п)~О(п2).
Объектом перестановки являются все блоки, кроме А.
- - Направление перемещения
Рис. 4.24. Силонаправленный метод релаксации.
Зафиксировав положение блоков, кроме А, получают векторы, направленные к «центру тяжести» (разд. 4.3.1), и выбирают ближайший в этом направлении блок В.
Выбирают блок В, расположенный в центре тяжести.
Силонаправленный метод релаксации. Выбрав один блок (А), для него находят центр тяжести. Если в этом месте находится другой блок (В), его следует переместить в другое место. После этого находят центр тяжести для блока В, и, если в этом месте находится блок С, его также перемещают. Эту операцию повторяют до тех пор, пока центр тяжести не окажется в свободной области. В качестве альтернативы после конечного числа перестановок блок, находящийся в центре тяжести, полученном в последний раз, перемещают в положение А, и.
если это приводит к улучшению оценочной функции, производят соответствующую перестановку (рис. 4.24). Данный метод допускает перемену мест только для двух блоков. Возможны методы, в которых объектом замены являются три и более бло- к^з; от них, очевидно, можно ожидать только более эффектив- н jfo улучшения топологии.
Время, затрачиваемое на расчет одной подстановки (при ограничении их числа), составляет О(п2).
Метод Штейнберга. Обозначим множество несоединенных между собой блоков (несвязное множество) через В=(ВЬВ2,.... В„,}, а множество областей, в которых расположены эти блоки,— через Р={РЬ Рг,... Рт) и проведем перекомпоновку таким образом, чтобы максимально снизить общую длину соединительных проводников для отображения В-^Р. Если ввести двудольный граф, вершины которого соответствуют элементам множеств В и Р, обозначив весовые коэффициенты его ребер, соединяющих точки BteB и Р,еР, через Юц и задав минимальную длину соединительных проводников для того случая, когда Pi находится в позиции Р,- (при ее увеличении ф1?<0), то оп-
Рис. 4.25. Метод Штейнберга и задача максимального весового согласования, а —начальное расположение; б — двудольный граф; в — максимальное весовое согласование; г — результаты перемещений.Рис. 4.25. Метод Штейнберга и задача максимального весового согласования, а —начальное расположение; б — двудольный граф; в — максимальное весовое согласование; г — результаты перемещений.
Рис. 4.25. Метод Штейнберга и задача максимального весового согласования, а —начальное расположение; б — двудольный граф; в — максимальное весовое согласование; г — результаты перемещений.
Рис. 4.25. Метод Штейнберга и задача максимального весового согласования, а —начальное расположение; б — двудольный граф; в — максимальное весовое согласование; г — результаты перемещений.
тимальную перекомпоновку можно реализовать методом макси- мального весового согласования (рис. 4.25). Так, например, если при первоначальном размещении (рис. 4.25, а) несвязным множеством является (ВьВг, В3), а в результате перестановок может быть достигнуто улучшение оценочной функции (рис.4.25,б), то перестановка, обеспечивающая ее максимальное улучшение, соответствует процедуре согласования, показанной на рис. 4.25, в. Результаты перекомпоновки воспроизведены на рис. 4.25, г.
Задача максимального весового согласования двудольного графа эквивалентна задаче, именуемой в области исследования операций задачей распределения. При использовании метода
потока в сетях ее решение может быть получено за время, пропорциональное третьей степени количества вершин графа. Таким образом, если количество элементов несвязного множества равно т^т<п^, то время обработки по методу Штейнберга составляет О(/п3).
Одномерная задача размещения
Если в ряду блоков, входящих в состав группы, расположенной на кристалле или на его части, можно пренебречь их связями с блоками других групп, то локально-оптимальное расположение блоков можно приближенно оценить с помощью модели, показанной на рис. 4.26. Собственно оценка сводится к задаче мини-
Рис. 4.26. Одномерная задача размещения.
мизации количества необходимых трасс при условии, что все блоки соединяются в горизонтальном направлении. Другими словами, это задача минимизации максимального значения суммы числа проходных проводников и числа внешних выводов для каждого блока. Отметим, что в примере рис. 4.26 расположение блоков в варианте б более целесообразно, чем в варианте а. Как и при двумерной топологии, задача может
Рис. 4.27. Задача размещения блоков, а — размещение блоков на кристалле; б — граф размещения по вертикали; в — граф размещения по горизонтали.
решаться двумя методами: конструктивным методом, предусматривающим поочередное сближение блоков с наиболее сильной связью между ними, и итерационным методом, согласно которому значение оценочной функции улучшают путем многократной замены и перестановки блоков.
Полученные данные вводятся в программу проектирования.
Задача размещения блоков неодинаковой геометрии
На рис. 4.27, а показана классическая структура БИС, в состав которой входят блоки весьма больших размеров: ПЗУ, сдвиговые регистры и т. п. Такие блоки являются объектом задачи
компоновки при иерархическом проектировании топологии. Однако, поскольку эти блоки различаются по форме и размерам, рассмотренные выше методы, основанные на элементарных операциях изменения положения блока, оказываются практически бессильны. В том случае, когда на кристалле размещены блоки с различными размерами и формой, их взаимное расположение может быть отображено графами рис. 4.27, бив. Точнее, их взаимное расположение по вертикали отображается графом рис. 4.27, б, ребрам которого соответствуют длина блоков по вертикали и ширина горизонтальных каналов, а их взаимное расположение по горизонтали — графом рис. 4.27, в, ребрам которого соответствуют длина блока по горизонтали и ширина вертикальных каналов. Максимальная длина графов характеризует длину каналов (по вертикали и по горизонтали), а также оценочную ширину каналов и размеры блоков. Следовательно, локально изменяя структуру графов, т. е. их относительное расположение, можно ожидать последовательного улучшения топологии. Алгоритм решения задачи, базирующийся на приведенных соображениях, закладывается в системы проектирования топологии БИС.
Алгоритмы трассировки межсоединений
При машинном проектировании топологии БИС и СБИС объектом анализа во многих случаях являются БИС на стандартных блоках или БИС типа вентильных матриц. В отличие от печатных плат и малогабаритных ИС количество групп соединительных проводников в данном случае чрезвычайно велико, и поэтому задачу трассировки обычно делят на две части: операции по определению общей структуры каналов (разд. 4.4.1), т. е. без детализации маршрута каждого проводника и их пересечений (операции по «глобальной трассировке», «приближенной трассировке» или «канальной трассировке»), и на операции (разд. 4.4.2—4.4.4) по определению детальной структуры межсоединений в соответствии с правилами проектирования в каждом канале. Применяя подобную двухэтапную обработку, задачу трассировки межсоединений, требующую огромных затрат времени и объема памяти, представляется возможным свести к задачам, которые могут быть решены на уровне мини-ЭВМ.
Распределение каналов
Перед тем как приступать к распределению каналов, следует дать определение канала как основной единицы пространства, в котором прокладываются соединительные проводники. Это определение должно отображать правила проектирования при
последующей детальной трассировке. В БИС типа вентильных матриц, в которых матричную структуру образуют ячейки одинаковых размеров, в качестве каналов можно рассматривать узкие вытянутые области между рядами ячеек. В БИС на стандартных блоках каналы можно определить аналогично, если пренебречь некоторыми отклонениями ширины канала от номинальной. Так, например, в структуре, представленной на рис. 4.27, а, в качестве каналов можно рассматривать области hx-^h-) и V1-7-U4- В тех случаях, когда длина канала оказывается слишком большой и отклонениями ширины канала от необхо
Рис. 4 28. Распределение каналов в областях трассировРис. 4 28. Распределение каналов в областях трассировки и основные маршруты.ки и основные маршруты.димой при детальной трассировке пренебречь нельзя, а также тогда, когда блоки имеют различную геометрию и конфигурация проводников на границах каналов претерпевает резкие изменения, области трассировки, как показано на рис. 4.28, делят на вытянутые прямоугольники и рассматривают их как каналы; после этого можно переходить к дальнейшим операциям.
Рис. 4 28. Распределение каналов в областях трассиров
Рис. 4 28. Распределение каналов в областях трассиров
ки и основные маршруты.
ки и основные маршруты.
Целью трассировки соединительных проводников является распределение их маршрутов по соответствую-
щим каналам, производимое с таким расчетом, чтобы наиболее эффективно
использовать области, отведенные для межсоединений. Указания
о маршрутах групп соединительных проводников ограничены информацией о «системе каналов, по которым они должны пройти», при этом указания о расположении проводников в канале и об их возможных пересечениях отсутствуют. Так, например, в схеме рис. 4.28 маршрут проводника, соединяющего выводы а и Ь, определяется с точностью до областей его прохождения,
т. е. указывается, что он «должен проходить через каналы 3, 4, 7». В тех случаях, когда задача трассировки каждого проводника становится чрезвычайно сложной, как, например, в случае СБИС, целесообразно проводить глобальную трассировку, объединяя в одну группу несколько соседних выводов одного и того же блока. При трассировке соединений между несколькими точками производят некоторые предварительные операции: соответствующие проводники разделяют на участки, соединяющие только две точки (разд. 4.1.5), или строят дерево Штейнера приближенно кратчайшей длины (рис. 4.12, а), а затем уже определяют геометрию каналов.
Критерии оценки эффективности распределения соединительных проводников по каналам зависят от особенностей то-
пологий. В БИС на стандартных блоках геометрия каждого- канала не задается, и поэтому пути соединительных проводников целесообразно определять таким образом, чтобы «исключить увеличение самого длинного пути в графах с ограничениями по вертикали и горизонтали, характеризующих взаимное расположение блоков».
В БИС типа вентильных матриц геометрия каналов заранее не нормируется, и поэтому эффективное использование отводимой под межсоединения площади достигается «уменьшением общей длины соединительных
Рис. 4.29. Функция стоимости в зависимости от длины проводников в ка-Рис. 4.29. Функция стоимости в зависимости от длины проводников в ка-проводников на единицу площади канала до величины, меньшей некоторой заданной, именуемой емкостью канала». Таким образом, при индивидуальном определении маршрутов соединительных проводников в отведенных для межсоединений областях, разделенных на прямоугольники (каналы), критерием оценки
Рис. 4.29. Функция стоимости в зависимости от длины проводников в ка-
Рис. 4.29. Функция стоимости в зависимости от длины проводников в ка-
является условие «непревыше- ния емкости каждого канала
нале.при сокращении длины мар
шрута». Для длинных каналов небольшой ширины емкость канала следует нормировать особенно жестко. При практическом определении маршрута используется алгоритм поиска самого короткого пути в графе. При
этом весьма важно ввести нормированную величину критерия оценки, в которой длина маршрута и плотность соединительных проводников дополнительно учитываются в виде стоимости (веса) ребра. Так, например, при оценке количества соединительных проводников, проходящих через канал, обычно используют алгоритм поиска самого короткого маршрута, базируясь на модели, задающей функцию стоимости, которая резко возрастает, когда количество проводников становится близким к предельной величине, т. е. к емкости канала (рис. 4.29).
Метод поиска по отрезкам прямых и метод ограниченного поиска
Будем считать, что области, отведенные под межсоединения, определяются отрезками горизонтальных и вертикальных прямых, являющихся одновременно границами запретных областей. При индивидуальной трассировке и поиске маршрутов заданных соединительных проводников в качестве запретных
рассматриваются области, которые используются для прокладки проводников, маршруты которых уже известны.
Метод поиска по отрезкам прямых, позволяющий получить маршрут, соединяющий заданные точки Л и В, предусматривает выбор точек Л и В в качестве исходных, формирование отрезков горизонтальных и вертикальных прямых и выявление маршрута по точкам пересечения указанных отрезков. Для этого в первую очередь продолжают горизонтали и вертикали, проходящие через точку Л, до их пересечения с границами кри-
Уровень 0(A) Уровень 1(B) Уровень К В)
Уровень О(В)
Рис. 4 30 Метод поиска по отрезкам прямых.
сталла или запретных областей. Эти линии называются отрезками уровня 0.
Одновременно два отрезка уровня 0 проводят через точку В. Затем из прямых, ортогональных указанным отрезкам, отбирают те, которые, минуя запретные зоны, проходят через более широкую область, чем определяемая первоначальными границами. Эту новую группу отрезков прямых называют отрезками уровня 1. Данную операцию многократно повторяют и со стороны Л, и со стороны В, и определяют маршрут по точкам пересечения двух групп отрезков. В примере, показанном на рис. 4.30, горизонтальный отрезок уровня 1, порождающей исходной точкой для которого является Л, и вертикальный отрезок уровня 1, исходной точкой для которого является точка В, пересекаются в точке D, т. е. в итоге получается маршрут ACDEB, показанный на рис. 4.30 толстой линией. Поскольку, отрезки, формируемые при уровне 1, минуют запретные области, в границы которых ранее упирались отрезки с уровнем 0, их можно использовать как элементы маршрута. Если найти таким образом все возможные отрезки, которые могут претендовать на эту роль, и тщательно проверить все возможности,
продолжая поиск до тех пор, пока не будет получена уверенность в том, что других таких отрезков быть не может, это будет означать, что в принципе маршрут существует и, следовательно, его можно выявить. Однако затраты времени на трассировку оказываются при этом чрезмерными, и поэтому обычно уровень поиска ограничивается сверху. Кроме того, поле поиска ограничивают выбором (из числа отрезков, которые могут быть выбраны в качестве элементов маршрута) отрезка, наиболее близкого к исходной точке (Д или В), или наиболее длинного отрезка.
Использование рассматриваемого метода при ограничении поля поиска не дает гарантий того, что существующее решение может быть найдено. Однако, если рисунок межсоединений будет достаточно простым, емкость памяти и временные затраты оказываются при этом гораздо ниже, чем при использовании рассматриваемого ниже метода трассировки с распространением по сетке. Следовательно, если маршруты соединительных проводников должны быть получены индивидуально на базе программы автоматизированной трассировки, то в этом случае желательно применять модифицированный метод, на первой стадии которого следует использовать поиск по отрезкам прямых, поскольку маршруты нередко оказываются весьма простыми, а затем, когда по мере роста количества уже известных маршрутов структура области межсоединений начинает напоминать лабиринт, переходить к рассматриваемому ниже методу трассировки с распространением по сетке.
Характерной особенностью маршрутов соединительных проводников, полученных по данному методу, является то, что «почти во всех случаях количество их перегибов минимально». Эта особенность связана с тем, что при проектировании двухслойной топологии в соответствии с указаниями разд. 4.1.5 задается рисунок с миинимальным количеством сквозных отверстий.
В частности, если, разделив уровни поиска в последовательности (0,1,2,...), выделить только маршруты, полученные в соответствующих им пределах, среди найденных окажутся только маршруты с ограничениями на структуру рисунка. Этот метод в сущности представляет собой особый случай метода поиска по отрезкам прямых. Он несколько отличается от последнего и называется методом ограниченного поиска. Так, например, согласно этому методу, маршруты соединительных проводников, показанные на рис. 4.31, могут быть получены из отрезков прямых при следующих ограничениях: а) маршрут без перегибов — совпадение отрезков уровня 0, исходящих из точек А и В; б) один перегиб — пересечение отрезков уровня 0, исходящих из точек Л и В; в) два перегиба — отрезок уровня
1 одной точки пересекает отрезок уровня 0 другой; г) три перегиба— пересечение отрезков уровня 1 для обеих точек.
При использовании метода поиска по отрезкам — в отличие от метода трассировки с распространением по сетке — отпадает необходимость во введении графов типа «решетки». В принципе в память достаточно ввести данные только об отрезках, определяющих границы запретных областей, и отрезках, фор-
Рис. 4.31. Форма соединительных проводников, а — без изгиба; б — с одним изгибом; в — с двумя изгибами; г — с тремя изгибами.
мируемых в процессе поиска. Отличительной особенностью метода является то, что он не требует использования большого объема памяти.
Метод трассировки с распространением по сетке11
Метод трассировки с распространением по сетке, называемый также методом трассировки лабиринтов. — это в сущности общее наименование группы методов, объединяемых использованием алгоритма поиска самого короткого пути, широко известного в области исследования операций и теории цепей. Использование указанного алгоритма позволяет получать маршруты, исходя из анализа структуры графа типа «решетки» рис. 4.14 в предположении, что топология стандартизована.
Основным алгоритмом, используемым в рассматриваемом методе, является алгоритм Ли. Интуитивно его можно уподобить процессу распространения волн от бросаемых в воду камешков.
Задав на графе типа «решетки» исходную точку А, целевую точку В (в случае многоточечной трассировки все целевые точки будут совпадать с узлами сетки, определяющими уже известные маршруты) и запретные точки (области, в которых трассировка или невозможна или уже проведена), рассмотрим алгоритм Ли на примере рис. 4.32, где необходимо найти маршрут из точки А в точку В. Отметим, что на рис. 4.32 узлы сетки отображаются в виде квадратов. Присвоим всем узлам,
•> В отечественной литературе его часто называют волновым алгоритмом. — Прим. ред.
4323456789101132- 2--з--А*-567891021'Ф- А15678321267--8*-9*-10--11-4-124323/• /12135434148П4)*131465. / /131414767111213148789101112131498910111213144323456789101132- 2--з--А*-567891021'Ф- А15678321267--8*-9*-10--11-4-124323/• /12135434148П4)*131465. / /13141476711121314878910111213149891011121314Рис 4.32. Алгоритм Ли а — назначение меток (основной вариант); б— вариант с меньшим объемом треихе- мий памяти.Рис 4.32. Алгоритм Ли а — назначение меток (основной вариант); б— вариант с меньшим объемом треихе- мий памяти.
4
3
2
3
4
5
6
7
8
9
10
11
3
2
- 2-
-з-
-А*
-5
6
7
8
9
10
2
1
'Ф- А
1
5
6
7
8
3
2
1
2
6
7-
-8*
-9*
-10-
-11
-4-
12
4
3
2
3
/
• /
12
13
5
4
3
4
14
8П4)
*13
14
6
5
. / /
13
14
14
7
6
7
11
12
13
14
8
7
8
9
10
11
12
13
14
9
8
9
10
11
12
13
14
4
3
2
3
4
5
6
7
8
9
10
11
3
2
- 2-
-з-
-А*
-5
6
7
8
9
10
2
1
'Ф- А
1
5
6
7
8
3
2
1
2
6
7-
-8*
-9*
-10-
-11
-4-
12
4
3
2
3
/
• /
12
13
5
4
3
4
14
8П4)
*13
14
6
5
. / /
13
14
14
7
6
7
11
12
13
14
8
7
8
9
10
11
12
13
14
9
8
9
10
11
12
13
14
Рис 4.32. Алгоритм Ли а — назначение меток (основной вариант); б— вариант с меньшим объемом треихе- мий памяти.
Рис 4.32. Алгоритм Ли а — назначение меток (основной вариант); б— вариант с меньшим объемом треихе- мий памяти.
прилежащим к исходной точке А и соответствующим еще неизвестным маршрутам (кроме запретных точек), метку И». В общем случае процедуры выделения одного узла, которому присваивается метка «к», и присвоения меток <'k-V 1» всем узлам, прилежащим к выбранному и соответствующим еще неизвестным маршрутам, повторяется до тех пор, пока меткой не будет идентифицирована одна из целевых точек (В), или до тех пор, пока не исчезнут узлы, которым можно присваивать метки. В первом случае считается, что маршрут существует, во втором — что он не существует. Так, в частности, в примере рис. 4.32 целевой точке В присваивается метка 14, и на этом первый этап поиска (поиск в прямом направлении) завершается. Далее, на втором этапе поиска (поиск в обратном направлении) операцию выбора узлов (существует по меньшей мере один узел) с малым значением метки повторяют до тех пор, пока по обратному
маршруту не будет достигнута точка А. На рис. 4.32, а подтверждается наличие маршрута из точки В в точку А в направлении, указанном стрелками/
Выше алгоритм Ли был рассмотрен применительно к однослойной топологии с горизонтальным и вертикальным расположением проводников. Однако этот алгоритм легко можно распространить и на случай многослойной топологии и расположения проводников под углом (45 или 135°). Возможность убедиться в этом авторы предоставляют читателям.
Значения меток, присваиваемых согласно алгоритму Ли при поиске в прямом направлении, указывают длину самого короткого маршрута, по которому вдоль ребер графа можно пройти из исходной точки в его вершины (узлы сетки). Эта длина называется «манхэттенским расстоянием». Другими словами.
узлы с одинаковыми значениями меток образуют фронт волны, распространяющейся из точки А как из центра. Таким образом, особенностью алгоритма Ли является то, что «если маршруты существуют, то из них обязательно будет выделен единственный и при этом самый короткий». Утверждение «обязательно будет выделен» справедливо при условии, что «уже известные маршруты соединительных проводников остаются неизменными», а утверждение «если все подлежащие трассировке проводники в принципе могут быть распределены по маршрутам без наложения, то таковые обязательно будут найдены» лишено смысла.
Как следует из рассмотренной выше последовательности обработки, время, затрачиваемое па решение задачи, и объем памяти при использовании алгоритма Ли в самом худшем случае пропорциональны количеству узлов сетки. Говоря более строго, время, требуемое для нахождения маршрута определенных соединительных проводников, пропорционально квадрату длины самого короткого маршрута из установленных. Емкость памяти определяется следующим выражением:
(Количество узлов сетки)-а + (Количество узлов сетки, образующих фронт волны)-6,
где а — количество бит информации, необходимых для того, чтобы охарактеризовать состояние узла сетки (существуют или нет запретные точки, значение метки и т. п.); b— количество бит информации, необходимых для задания положения узла сетки (х, у).
Как следует из этой оценки, в тех случаях, когда область трассировки достаточна широка, а маршруты имеют небольшое количество перегибов, использование метода поиска по отрезкам оказывается более эффективным.
Известен ряд предложений, направленных на решения некоторых характерных для алгоритма Ли проблем, как в отношении времени обработки, так и в отношении объема памяти. В частности, для того чтобы сократить число двоичных разрядов, необходимых для хранения данных о значениях меток при поиске, вместо присвоения меток в соответствии с рис. 4.32. а можно присваивать метки в последовательности 1,1,2. 2. 1,1, 2,2... (рис. 4.32, б) или в последовательности 1,2.3, 1,2,3... и производить поиск в обратном направлении. Так, например, если в первом случае произвести поиск в обратном направлении, сопоставив на первом этапе узлы сетки, имеющие метки
<2» («1»), с узлами, имеющими метки «1» («2»), и сопоставив на втором этапе узлы сетки, имеющие метки «1» («2»), с узлами, имеющими метки «2» («1»), можно подтвердить наличие маршрута, ведущего из точки В в точку Л.
На рис. 4.33 приведен пример поразрядного разделения информации о состоянии узла сетки при поиске в случае двухслойной топологии. — Это — поразрядная карта отображения информации. В данном случае объем памяти составляет 8 бит (1 байт) на узел сетки. Если распределение производится с исключением избыточной информации, количество двоичных разрядов может быть уменьшено. Однако при наличии неболь-
Слой 1Слой 1Слой 2Слой 2
Слой 1
Слой 1
Слой 2
Слой 2
^-P-^-Q-^^p-^Q^
Запрет
КомпонентыКомпоненты► Компоненты► КомпонентыПолеР" Не используется' Уже используетсяСквозные отверстия
Компоненты
Компоненты
► Компоненты
► Компоненты
Поиск не проводится
Поле Q:Поле Q:Уровень"1"
Поле Q:
Поле Q:
Уровень"2” Целевая точка
Рис. 4.33. Формат слова для волнового алгоритма.
шой избыточности эффективность обработки возрастает. Так, например, если один из маршрутов соединительных проводников уже определен, то, для того чтобы перейти к поиску следующего маршрута, все еще не задействованные элементы необходимо перевести в состояние «поиск не проведен». В этом случае (рис. 4.33) в исходное состояние можно независимо вернуть только разряды Q— поля, которые относятся ко всем узлам, минуя операцию принятия решения. Вместе с тем сокращение объема памяти на несколько бит, т. е. на величину, меньшую одного или половины байта, приводит к усложнению программы, которого нельзя избежать никакими мерами. С другой стороны, известны программы автоматизированной трассировки с объемом памяти 1,5 или 2,0 байт на узел сетки. Такое увеличение объема памяти обусловлено наличием ряда сложных ограничивающих условий, введением последовательности приоритетов при выборе узла в процессе поиска и соответственно увеличением избыточности.
Еще одним фактором, оказывающим влияние на объем памяти при использовании алгоритма Ли, является количество узлов сетки, образующих фронт волны. Если объем памяти
ограничен, то в этом случае целесообразно использовать модифицированный метод, согласно которому при любом расширении фронта волны будет запоминаться информация только о строго определенном количестве узлов сетки. В данном случае нахождение самого короткого маршрута не гарантируется и смысл обработки несколько теряется. Вместе с тем сохраняется справедливость утверждения: «Если маршрут существует, то он обязательно будет найден».
Существует ряд рассматриваемых ниже мер, направленных на сужение поля поиска при использовании алгоритма Ли. Все они дают существенный практический эффект. Напомним, что в данной книге методом трассировки с распространением по
Рис. 4.34. Выбор исходной точки, а — исходная точка Л; б — исходная точка В.Рис. 4.34. Выбор исходной точки, а — исходная точка Л; б — исходная точка В.Рис. 4.35. Результаты двойного распространения. а — исходная точка только Л; б — исходные точки и Л и В.Рис. 4.35. Результаты двойного распространения. а — исходная точка только Л; б — исходные точки и Л и В.
Рис. 4.34. Выбор исходной точки, а — исходная точка Л; б — исходная точка В.
Рис. 4.34. Выбор исходной точки, а — исходная точка Л; б — исходная точка В.
Рис. 4.35. Результаты двойного распространения. а — исходная точка только Л; б — исходные точки и Л и В.
Рис. 4.35. Результаты двойного распространения. а — исходная точка только Л; б — исходные точки и Л и В.
сетке мы называем как алгоритм Ли, так и его модификации.
Выбор исходной точки. При поиске маршрута, соединяющего точки А и В» в качестве исходной выбирают точку, лежащую ближе к краю. В примере рис. 4.34 выбор точки А в качестве исходной дает более узкое поле поиска.
Двойное распространение. Если из двух исходных точек (Л и В), как из центров, распространяются два фронта, то поле поиска, осуществляемого до момента столкновения двух этих волн, приблизительно в два раза уже, чем при наличии только одной исходной точки (рис. 4.35).
Ограничения на размеры поля поиска. В этом случае, как показано на рис. 4.36, площадь прямоугольника, содержащего точки Л и В, заранее ограничена, так что полем поиска является только внутренняя область прямоугольника. Если маршрут в этом поле не может быть обнаружен, размеры прямоугольника следует увеличить.
Приоритеты направлений в отношении перемещения к целевой точке. При условии, что положение целевой точки заранее известно, метки присваиваются в соответствии со следующей последовательностью приоритетов.
Рис. 4.36. Ограничение поля поиска.
1] Предпочтительно перемещение в сторону точки В.
2] Если имеется степень свободы, предпочтительно перемещение по прежнему направлению.
3] Если перемещение по прежнему направлению невозможно, следует вернуться в узел сетки, последним получившим новую метку.
4] Если движение в направлении точки В невозможно, то, допустив возможность перемещения в направлении от точки В, следует перемещаться с последовательностью приоритетов 4.2, 4.3.
Рис 4.37. Поиск с использованием быстрого алгоритма трассировки лабиринтов.
Особенностью данного метода поиска является очень высокая скорость перемещения в направлении к целевой точке, и поэтому его эффективность в случае сложных лабиринтообразных структур оказывается весьма низкой. Тем не менее число ячеек, задействованных при поиске, в данном случае обычно меньше, чем при использовании алгоритма Ли, а скорость достижения целевой точки выше. При использовании данного метода в примере, представленном на рис. 4.32, узлы сетки,
помеченные так, как показано на рис. 4.37, получают метки именно в такой последовательности. Метод трассировки с распространением по сетке, представляющий собой модифицированный алгоритм Ли, иногда также называют быстрым методом трассировки лабиринтов или методом поиска в глубину.
Методы канальной трассировки
Метод поиска по отрезкам прямых и метод трассировки с распространением по сетке издавна находят применение при решении задачи трассировки в печатных платах. Для решения аналогичной задачи в БИС в данной главе рассматривается метод канальной трассировки.
При трассировке межсоединений в БИС типа вентильных матриц или БИС на стандартных блоках в качестве частной задачи приходится решать задачу трассировки каналов, т. е. задачу о соединениях между выводами двух противолежащих
ааРис. 4.38. Трассировка межсоединений методом стволов и ветвей, а — межсоединения в канале; 6 — представление в виде графа.Рис. 4.38. Трассировка межсоединений методом стволов и ветвей, а — межсоединения в канале; 6 — представление в виде графа.
а
а
Рис. 4.38. Трассировка межсоединений методом стволов и ветвей, а — межсоединения в канале; 6 — представление в виде графа.
Рис. 4.38. Трассировка межсоединений методом стволов и ветвей, а — межсоединения в канале; 6 — представление в виде графа.
рядов блоков. Особенностью этой задачи является то, что в пределах отведенных для межсоединений областей (каналов) отсутствуют какие-либо мешающие трассировке объекты. Соединительные проводники, подключаемые к выводам параллельного ряда блоков, выводятся в произвольных точках у правого и левого концов канала (рис. 4.38, а).
Способ трассировки стандартизован, т. е. все горизонтальные участки проводников заложены в первом слое структуры, а все вертикальные — во втором, что легко может быть осуществлено при автоматизированной трассировке. Поскольку предполагается, что ширина проводников и расстояния между ними.
всегда имеют строго определенные значения, длину и ширину канала можно определить по количеству необходимых дорожек. В БИС типа вентильных матриц размеры канала фиксированы, и поэтому основной в данном случае является задача согласования количества электрических связей с заданным количеством дорожек. В БИС на стандартных блоках размещение блоков и ширина каналов может изменяться, и основной задачей является минимизация количества необходимых дорожек.
Наиболее известным методом канальной трассировки является метод стволов и ветвей. Как показано на рис. 4.38, а, в этом случае имеет место одно ограничение, состоящее в том, что каждой группе соединительных проводников соответствует одна горизонтальная трасса, т. е. каждой группе проводников отводится горизонтальная трасса (ствол), и поэтому определив, какую горизонтальную дорожку следует использовать в данном случае, задачу трассировки вертикальных проводников (ветвей) можно решить автоматически. Таким образом, метод стволов и ветвей позволяет легко определить рисунок межсоединений в каналах путем решения задачи распределения стволов по горизонтальным дорожкам.
Ограничение, не допускающее наложения соседних стволов друг на друга, может быть представлено графом трасс, вершины которого соответствуют группам соединительных проводников (рис. 4.38, б).
Ребра графа, инцидентные двум его вершинам, существуют тогда, когда соответствующие стволы (горизонтальные трассы) не накладываются, будучи направлены по одной и той же дорожке. Если пренебречь возможностью наложения ветвей, оптимальное распределение можно получить путем решения задачи раскраски графа, т. е. задачи о минимизации количества цветов, в которые можно окрасить все вершины графа, при наличии ограничения, согласно которому две соседние вершины должны иметь различные цвета (горизонтальные дорожки). Известны простые алгоритмы получения оптимального решения задачи, основанные на использовании ее специфики, а именно того обстоятельства, что объектом анализа является граф трасс. Так, например, оптимальное распределение может быть получено, если горизонтальные трассы привязаны к оси х (с нарастанием абсциссы слева направо) и распределение дорожек производится начиная с верхних.
С другой стороны, ограничение, согласно которому соединительные проводники не должны накладываться друг на друга, реализуется ориентацией части ветвей графа рис. 4.38, б. Так, например, проводники а и d верхнего и нижнего рядов блоков имеют одинаковую координату по х, и поэтому ствол а следует располагать выше ствола d. В графе это ограничение
.отображается стрелкой, направленной от а к d. Таким образом, (применительно к графу с некоторым количеством ориентированных ребер задача распределения дорожек с учетом ограничений на топологию стволов и ветвей сводится к задаче нумерации вершин наименьшими целыми числами (раскраска) при следующих условиях:
вершины каждого ребра должны иметь различные номера;
начальная точка (вершина) каждого ребра должна иметь больший номер, чем конечная.
ав
Рис. 4.39. Исключение петли методом «Доглег». а — метод стволов и ветвей; б— петля; в — метод «Доглег».
Для задачи раскраски графа с учетом названных выше ограничений достаточно эффективные алгоритмы, дающие оптимальное решение, неизвестны, и поэтому реальные программы проектирования топологии предусматривают нахождение приближенных решений на базе эвристических соображений.
Известны случаи, когда канальная трассировка с использованием только метода стволов и ветвей оказывается невозможной. Так, например, как показано на рис. 4.39, а, маршруты двух из трех проводников могут быть легко проложены, а маршрут третьего — нет. Это соответствует появлению замкнутой петли на графе, характеризующем ограничения, связанные с ориентацией ветвей (рис. 4.39, б). Таким образом, если появляется замкнутая петля, то, как показано на рис. 4.39, в, наложение проводников необходимо предотвратить, используя для части проводников две и более трассы. На этом обстоятельстве основаны методы трассировки типа «Доглег», позволяющие не только предупреждать появление замкнутых петель, но и производить трассировку каналов с уменьшенным количеством дорожек (рис. 4.40).
После того как с использованием алгоритма «Доглег» определен рисунок межсоединений для каждого канала, в БИС
Рис. 4.40. Уменьшение числа дорожек при использовании метода «Доглег». а — метод стволов и ветвей (4 дорожки); б— метод «Доглег» (2 дорожки).
типа вентильных матриц необходимо определить рисунок межсоединений в имеющих форму квадрата областях, образуемых пересечениями горизонтальных и вертикальных каналов (рис. 4.41, а). Эта задача называется задачей о трассировке распределительного щита. Она имеет следующие отличительные особенности; а) в пределах области монтажа не содержится объектов, препятствующих трассировке; б) все выводы находятся по- краям квадрата; в) имеются выводы, которые могут быть использованы только с одной стороны.
Рис. 4.41. Задача трассировки проводников на распределительном щите а — область пересечения горизонтального и вертикального каналов; б— пример' трассировки.
Трассировка в областях пересечения производится на самом последнем этапе проектирования топологии БИС типа вентильных матриц, и, если она оказывается невозможной, топологию БИС приходится проектировать заново, что связано со значительными затратами. Время, затрачиваемое на решение данной задачи, довольно велико, и для ее решения необходимо исполь-
зовать алгоритмы, обеспечивающие 100%-ную трассируемость. В частности, в этом случае находят применение алгоритмы с распределением по сетке или специальные алгоритмы, в которых учитывается специфика задачи.
Проектирование символьной топологии
При проектировании блоков (ячеек) нижнего уровня иерархии •СБИС (не всего кристалла в целом), в частности при проектировании стандартных блоков широко используются методы ручного проектирования, позволяющие минимизировать площадь кристалла. В тех случаях, когда разработка специальных ИС ведется в научно-исследовательских организациях, не имеющих специального оборудования для этой цели, разработчикам необходимо накапливать данные о рисунке масок и поддерживать контакты с изготовителями ИС. При использовании ручных методов проектирование символьной топологии представляет собой одно из средств упрощения операций по переходу от принципиальной схемы на уровне транзисторов к рисунку масок.
В качестве средств машинного проектирования, вытесняющего ручное, широко применяются системы проектирования, работающие в диалоговом режиме (разд. 4.6), и различного рода программы верификации (гл. 5). При использовании ■систем проектирования в диалоговом режиме с выводом на дисплей (на ЭЛТ) разработчик, основываясь на принципиальных схемах (на уровне транзисторов) и технической документации, формирует на экране изображения прямоугольников и многоугольников, отображающие основные элементы структуры устройства и межсоединений на каждом уровне, и может представить их как элементы рисунка маски. При проектировании систем такой подход позволяет реализовать опыт и интуицию разработчика, а также его способность принимать эффективные решения и в конечном итоге дает возможность получать высокоплотную топологию.
Вместе с тем хотя при проектировании СБИС и принято говорить о блоках нижнего уровня, количество транзисторов в этом случае уменьшается, и, кроме того, существенно возрастает количество блоков, ввиду чего рассматриваемый подход ограничивается только областью ручного проектирования. Кроме того, количество ошибок, свойственных ручному проектированию, растет с увеличением объема схемы, и нельзя не обращать внимания на количество операций по проверке результатов проектирования (гл. 5) и исправлению ошибок.
С учетом этих соображений для упрощения ручного проектирования был предложен метод проектирования топологии, основанный на ее символьном представлении.
Символьное представление принципиальных схем
При проектировании БИС с использованием известных методов проектирования логических схем количество базовых элементов для реальных масок не превышает нескольких десятков. Установив соответствие между многослойными элементами и определенными символами, можно одновременно нормировать форму нескольких многоугольников. Так, например, если в схеме используются n-канальные МОП-транзисторы, то, заранее обозначив область пересечения поликристаллического слоя и диффузионного слоя (с шириной более заданной) символом Тг, транзисторы можно представить одним символом. На рис. 4.42 приведены обозначения вентиля И-НЕ, соответствующие различным уровням представления. Сравнивая рис. 4.42, в и 4.42 г, легко установить, что несколько слоев отображаются одним символом. Представление схемы с использованием подобных символов называетя символьным отображением. Система с топологией, полученная с использованием символов в качестве входных данных и позволяющая, таким образом, облегчить ввод входной информации, называется системой с символьной топологией.
Переход от символьного отображения к рисунку маски
Системы, не обладающие возможностью сжатия, уже применяются на практике рядом фирм. Операции по переходу от символьного способа отображения схемы к рисунку маски делятся на этап по определению местонахождения символом и этап по преобразованию символов в рисунок маски. В системах без возможности сжатия машинными методами осуществляется только второй этап, первый этап осуществляется вручную. Таким образом, в эти системы вводятся вид символа и данные о его точном местонахождении (абсолютные координаты).
Как следует из рис. 4.42, при символьном отображении схемы количество видов элементов оказывается больше, чем при ее отображении на уровне транзисторов. Так, например, л-ка- нальные МОП-транзисторы в зависимости от режима можно делить на работающие в режиме обогащения, режиме обеднения и т. д. И в случае соединительных проводников следует делить на диффузионные слои из поликристаллического кремния и слои металла.
При использовании систем, не обладающих возможностями
Рис. 4.42. Символьное представление вентиля И-НЕ. а — на уровне вентилей; б —на уровне транзисторов; г — на уровне масок; в —на символьном уровне.
Проводники
Ооласти элементов •
„Пить дефор-- мании"
Линия раздела
Рис. 4.43. Сжатие D-триггера, а — на Уровне транзисторов; б — символьная топология; в — представление в виде графа.
Рис. 4.44. Сжатие по методу «путь деформации».
сжатия, на экране дисплея обычно строят решетку и располагают символы в ее узлах. Если шаг решетки превышает некоторую величину, может быть получен рисунок маски, не противоречащий правилам проектирования. Однако при этом в рисунке маски будет содержаться избыточное, бесполезное пространство. Под правилами проектирования здесь, в частности, понимается необходимость выдерживать минимальный интервал между проводниками, достаточный для обеспечения изоляции между соседними проводниками одного и того же слоя. Размеры решетки, как правило, оказываются меньше указанных выше, и поэтому разработчик, принимая во внимание правила проектирования, должен определить расположение символов. Известны многие системы, в которых при вводе можно обнаружить локальные противоречия правилам проектирования. Вместе с тем после завершения рисунка маски в целом необходимо отдельно проверить, нет ли противоречий правилам проектирования.
Сжатие символьной топологии
Под сжатием подразумевается определение абсолютных координат символов, исходя из особенностей соединений между символами (относительные координаты) таким образом, чтобы правила проектирования удовлетворялись, а площадь рисунка была минимальной.
В системах проектирования с использованием символьной топологии и сжатия выделяют две группы операций: операции по определению абсолютных координат символов и операции по переходу от символьного отображения схемы к рисунку маски. Вторая группа операций осуществляется так же, как и в системах без сжатия, и поэтому ниже целесообразно рассмотреть методы сжатия.
В систему вводят данные о виде символов, соединениях между ними и их предполагаемых координатах. Эти координаты необходимы для проведения сжатия; их можно рассматривать как первоначальные. Разработанные к настоящему времени методы делятся на две группы. К первой группе относятся методы, использующие алгоритм самого длинного пути, известный из теории графов, а ко второй — методы, основанные на концепции «пути деформации».
Методы самого длинного пути. Задача сжатия топологии в символьном отображении — в сущности двумерная задача. Вместе с тем задача поиска минимального решения при двумерном сжатии относится к числу сложных комбинаторных задач, и поэтому данный метод предусматривает разделение одной
двумерной задачи на две одномерные (поочередное сжатие по горизонтали и вертикали).
В первую очередь заданную символьную топологию преобразуют в форму графа. При сжатии в горизонтальном направлении электрические соединения с одной и той же предполагаемой координатой х средней точки или средней линии объединяют в одну группу, и каждую такую группу ставят в соответствие с вершиной графа. Затем между вершинами, отображающими соседние группы, вводят ориентированные ребра, причем направление ребра совпадает с направлением координаты х. Длиной каждого ребра считают расстояние, обеспечивающее электрическую изоляцию между группами (определяется в соответствии с правилами проектирования).
В построенном таким образом графе находят самый длинный путь от вершины S, соответствующей самой левой группе, до вершины 7, соответствующей самой правой группе. Длина этого пути соответствует горизонтальному размеру рисунка маски. Абсолютная координата группы вершин, расположенных на самом длинном пути, есть расстояние по этому пути от вершины S (считая, что х = 0) до данной вершины. Абсолютные координаты группы вершин, не расположенных па этом пути, определяются последовательно. Таким образом, осуществив сжатие по горизонтати, находят координаты символов х. На рис. 4.43, а представлена принципиальная схема D-триггера на уровне транзисторов, а на рис. 4.43, б — ее символьное отображение. Части схемы, обведенные на рис. 4.43, пунктиром, образуют отдельные группы. Преобразовав схему рис. 4.43, б в форму графа, можно получить граф рис. 4.43, в. Самый длинный путь в этой графе показан жирной линией.
После того как сжатие по горизонтали завершено, производят сжатие в вертикальном направлении и находят координаты у.
Сжатие по горизонтали и по вертикали производят несколько раз до тех пор, пока самый длинный путь уже не может быть модифицирован.
Метод «путь деформации». Рассмотрим метод «путь деформации», т. е. удаления избыточного пространства из топологии, полученной в результате первоначального размещения блоков.
Как показано на рис. 4.44, «путь деформации» — это область, которой можно «проколоть» ограниченную по горизонтали (или вертикали) область топологии, подвергаемой сжатию. «Путь деформации» может содержать только незанятые рисунком области и соединительные проводники, перпендикулярные пути деформации (рис.4.44,а). При этом, как показано на рис.4.44,б, допускается сдвиг вдоль граничных линий (линий раздела). Линия раздела не должна пересекать символы элементов или
соединительные проводники. Прямоугольники, представленные на рис. 4.44, б, отображают области, необходимые для реализации элементов (с учетом интервалов, обеспечивающих изоляцию между ними).
Для формирования пути деформации производят поиск, начиная от краев подлежащей сжатию топологии, отдавая предпочтение областям, не имеющим уступов, как, например, на рис. 4.44, а. В тех случаях, когда длину пути увеличить не удается, вводят линии раздела и проверяют, нельзя ли удлинить путь, придав ему сложную форму, показанную, например, на рис. 4.44, б. Если линию раздела провести невозможно, путь возвращают к той точке, где линия раздела еще может быть проведена. Ширина пути определяется в соответствии с правилами проектирования, относящимися к символам, расположенным по его обеим сторонам.
При использовании систем символьной топологии проектирование топологии может быть осуществлено за короткое время, и разработчику не приходится следить за выполнением правил проектирования, вследствие чего общее количество операций существенно сокращается. Вместе с тем по сравнению со случаем топологии, проектируемой опытным разработчиком с использованием обычной диалоговой системы, несколько возрастает площадь (приблизительно на 10%). Однако время, затрачиваемое на проектирование, включая время на ввод данных, сокращается более чем в 2 раза, и, кроме того, снижается возможность появления ошибок в процессе проектирования, ввиду чего в дальнейшем следует ожидать еще более широкого применения таких систем.
Проектирование топологии в диалоговом режиме
Несмотря на прогресс, достигнутый в настоящее время в области автоматизации проектирования БИС, основной объем БИС, изготавливаемых в условиях малономенклатурного крупносерийного производства (микропроцессоры, ЗУ) и составляющих более половины всех производимых для рынка БИС, производится без использования программ автоматического проектирования топологии, т. е. вручную.
В случае указанных выше БИС стоимость процесса их изготовления выше стоимости их проектирования. Сроки их проектирования довольно велики, и вместе с тем значительные усилия прикладываются в направлении сокращения размеров кристалла. Для этого используются универсальные системы диалогового проектирования, задачей которых является сокращение объема операций, ранее производившихся разработчиком на бумаге.
С другой стороны, при многономенклатурном производстве БИС мелкими сериями (например, БИС типа вентильных матриц) стоимость их проектирования превышает стоимость процесса их изготовления, и основной задачей является задача максимального сокращения сроков проектирования.
Рис. 4.45. Структура системы проектирования топологии диалогового типа.
Применение одних только программ автоматизированного проектирования не позволяет получить полную топологию изделия, и поэтому для сокращения сроков проектирования применяются специальные диалоговые системы.
И универсальные и специальные диалоговые системы имеют почти одинаковые средства программного обеспечения. К миниЭВМ подключаются такие периферийные устройства, как графические дисплеи, диски и т. п. (рис. 4.45).
Отличия между этими классами систем в основном состоят в особенностях их средств программного обеспечения, в том числе программ автоматизированного проектирования, структуры команд и т. п. Требования к средствам программного обеспечения этих систем рассмотрены ниже.
Универсальные системы диалогового проектирования
Универсальные системы диалогового проектирования начал» появляться на рынке с 1969 г. Известны данные о таких автономных системах, как AGS производства фирмы «Апурикон», CDS фирмы «Карума», INTERACT фирмы «Компьютер бизнес». Эти системы содержат так называемые электронные табло, т. е. дают возможность заменить нужные операции по вычерчиванию и стиранию схем на бумаге операциями на экране дисплея.
Рисунок маски БИС формируют, комбинируя базовые элементы изображения. Диалоговые системы располагают базой данных о схемах, позволяющей реализовать данные, отображаемые на экране дисплея, путем иерархического наложения базовых элементов схем. Выбирая элементы и уровни иерархической структуры, разработчик может представить на экране дисплея проектируемую им схему или ее часть. При этом можно быстро производить такие операции, как увеличение, уменьшение, перемещение и поворот изображения. Кроме того, системы позволяют производить операции формирования, модификации, сложения и вычитания изображений. Другими словами, системы дают разработчику возможность легко получить требуемую топологию.
Такие диалоговые системы строятся на базе дешевой системы, в которой используется сравнительно малогабаритная мини-ЭВМ, и позволяют реализовать функцию быстрого формирования изображения в соответствии с рисунком маски БИС. Вместе с тем, поскольку ввиду ограничений на объем памяти в базу данных о схемах не могут быть заложены правила проектирования и информация о соединениях между сигнальными шинами, в этом случае обычно появляются ошибки, характерные для ручного проектирования. Следовательно, после того как проектирование посредством данной системы завершено, необходимо, воспользовавшись (в автономном режиме), например, программой проверки соблюдения правил проектирования (разд. 5.2) или программой проверки соединений, проверить правильность результатов проектирования. Количество операций, необходимых для обнаружения и исправления ошибок, чрезвычайно велико, что создает существенные трудности при проектировании СБИС.
Специальные системы диалогового проектирования
Поскольку спрос на заказные БИС (многономенклатурное мелкосерийное производство) возрастает, проектирование их топологии желательно осуществлять в короткие сроки, без
ошибок. При использовании алгоритмов, разработанных к настоящему времени, оптимальное проектирование с использованием существующих ЭВМ затруднительно, и поэтому необходимы системы, объединяющие функции автоматического проектирования, базирующиеся на соответствующем алгоритме, и диалоговые функции, обеспечивающие участие человека.
Рассмотренные выше универсальные диалоговые системы наделены функциями обработки информации в диалоговом режиме, позволяющими легко формировать рисунок масок и при необходимости корректировать его. Однако в таком подходе необходимы операции по обнаружению и исправлению ошибок при проектировании, возникающих вследствие участия оператора, и при разработке СБИС он не ведет к существенному сокращению сроков проектирования. Для того чтобы реализовать процесс диалогового проектирования, не сопровождающегося ошибками, необходимо иметь базу данных, наличие которой дает возможность — с учетом правил проектирования — переходить от информации на логическом уровне к информации на графическом уровне. При проектировании топологии должна быть обеспечена возможность диалоговой обработки с введением схематических изображений на логическом уровне, т. е. информации о размещении блоков и соединениях между ними (рис. 4.46). Другими словами, необходимо построить систему, которая может работать с различного рода программами автоматического проектирования.
В качестве средства аппаратного обеспечения специальные диалоговые системы, удовлетворяющие указанным требованиям, должны содержать мини-ЭВМ с внутренней памятью большой емкости (500К—1 Мбайт) и графический дисплей с высокой разрешающей способностью.
В системах проектирования, содержащих также средства программного обеспечения, основной задачей является обеспечение надлежащего режима взаимодействия «человек — машина», удовлетворяющего следующим основным условиям: а) оператор дает указания, исходя из общей оценки ситуации; б) ЭВМ осуществляет управление потоками данных и работает с различного рода программами автоматического проектирования; в) указания оператора, противоречащие правилам проектирования, не воспринимаются ЭВМ.
Система, построенная в соответствии с данной концепцией, называется высокоуровневой диалоговой системой проектирования. Если в высокоуровневой диалоговой системе проектирования, предназначенной для проектирования топологии заказных БИС (многономенклатурное мелкосерийное производство), на дисплей в форме, облегчающей принятие решения оператором, могут быть выведены перечисленные ниже сведения:
данные об областях, в которых проектирование еще не закончено (не завершены размещение блоков и трассировка межсоединений);
данные об областях с неоптимальными результатами проектирования (неверное размещение блоков приводит к излишне плотному монтажу; трассировка создает слишком большую задержку сигналов);
Рис. 4.46. Интерфейс «человек — машина» специальной системы диалогового проектирования LAMBDA (по данным фирмы «Ниппон дэнки»).
указания по совершенствованию топологии, то операции, выполняемые оператором на базе накопленных им ранее опыта и знаний, в существенной мере упростятся.
В процессе проектирования желательно использовать а) высокофункциональные команды, с применением которых достаточно сложный процесс проектирования может быть реализован посредством простых операций; б) команды, позволяющие быстро переходить от функции автоматического проектирования к функции диалога.
К настоящему времени разработаны специальные диалоговые системы проектирования, позволяющие реализовать сформулированные выше положения. В качестве типичного примера таких систем ниже будут рассмотрены особенности процес-
са размещения блоков и трассировки соединительных проводников в диалоговой системе проектирования топологии LAMBDA, используемой при разработке БИС типа вентильных матриц (производство фирмы «Ниппон дэнки»).
Размещение блоков в диалоговом режиме. Добиваясь оптимальной структуры рисунка, оператор производит перемещение и временное исключение блоков. При перемещениях маркируются перемещаемые блоки и порядок их перемещения, а при исключениях маркируются определенные блоки или области. Указания по совершенствованию топологии могут содержать следующие дополнительные данные: а) потребность в соединениях между блоками; б) положение центра тяжести блока; в) данные о группируемых блоках; г) приоритетные сигнальные шины; д) ожидаемая длина соединительных проводников.
Далее, для того чтобы на этапе размещения блоков, когда вопрос о трассировке еще не решен, заранее установить, является ли трассируемость сигнальных шин при данном размещении блоков 100%-ной (или нет), используют функцию оценки «трассируемости», маркируют области, в которых соединительные проводники имеют слишком сложную геометрию или в которых ожидается эффект «переполнения», а также проводники, проходящие через эти области. Метод оценки предусматривает нанесение макросетки по всей поверхности кристалла, объединяющей сетки токопроводящих дорожек, проведение детальной трассировки и оценку адекватности размещения блоков при полученной степени трассируемости (рис. 4.47).
Трассировка межсоединений в диалоговом режиме. Межсоединения, не трассированные в процессе автоматического проектирования, отображаются на экране дисплея. Оператор производит поиск маршрутов еще нетрассированных межсоединений путем повторной трассировки уже трассированных проводников, используя комбинации приведенных ниже команд:
команда на установление соединения. Если для двух точек или отрезков указан приблизительный маршрут, соединяющий их проводники, то ЭВМ, ориентируясь на эти указания, выбирает безошибочный реальный маршрут;
команда на стирание уже трассированных маршрутов. ЭВМ временно стирает часть уже трассированных маршрутов;
команда на коррекцию уже трассированного маршрута. ЭВМ частично корректирует уже трассированные маршруты;
команда на скоростную трассировку. ЭВМ исключает соединительные проводники, мешающие прокладке еще не трассированных проводников, и затем производит одновременную трассировку тех и других.
Если при проведении указанных выше операций — вне зависимости от исходных данных о геометрии кристалла, сигнальных шинах и т. п. — какие-то межсоединения окажутся нереализуемыми, то сигнальные шины, мешающие трассировке этих межсоединений, маркируются, а те из них, которые подлежат повторной трассировке, демонстрируются на экране дисплея (рис. 4.48).
■ DATA MDDE
Рас. 4.47. Свойства трассируемости. Кружочком обозначена область со слишком высокой плотностью монтажа (по данным фирмы «Ниппон дэнки»).
Кроме того, в целях проверки электрических характеристик БИС определяют длину маршрутов прохождения сигнала, выясняют, не превышают ли эти длины допустимых величин, маршруты проводников с нежелательной геометрией выводятся на экран дисплея и производится их коррекция.
Время, требуемое для трассировки 10 сигнальных шин в диалоговом режиме, производимом после автоматической трассировки, при их общем количестве, равном 2000, составляет приблизительно 30 мин, а время для трассировки 40 сигнальных шин при их общем количестве 10000 — приблизительно 3 ч 30 мин.
Сложность вычислений при проектировании топологии
Если общая задача проектирования топологии будет разделена на ряд частных задач и эти задачи могут рассматриваться достаточно абстрактно и с надлежащими приближениями, их можно будет анализировать как классические комбинаторные задачи. По мере роста уровня интеграции СБИС указанные комбинаторные задачи становятся все более масштабными, и при разработке алгоритмов для автоматизации процесса проектирования все большую важность приобретает ответ на вопрос о том: «какое время и какой объем памяти требуется для
О CANCEL ACCEPTEDО CANCEL ACCEPTED> INTERACT>CONNECT> INTERACT>CONNECT1. CANCEL2. £XEC(F*EE)3. EXEC(AL)4 DELETE5. меыру6 EXCHANGE ?. ALL CLEAR • EXIT1. CANCEL2. £XEC(F*EE)3. EXEC(AL)4 DELETE5. меыру6 EXCHANGE ?. ALL CLEAR • EXIT
О CANCEL ACCEPTED
О CANCEL ACCEPTED
> INTERACT
>CONNECT
> INTERACT
>CONNECT
1. CANCEL
2. £XEC(F*EE)
3. EXEC(AL)
4 DELETE
5. меыру
6 EXCHANGE ?. ALL CLEAR • EXIT
1. CANCEL
2. £XEC(F*EE)
3. EXEC(AL)
4 DELETE
5. меыру
6 EXCHANGE ?. ALL CLEAR • EXIT
PONTPONT1* X WAIT
PONT
PONT
Рис. 4.48. Причины нетрассируемости. Мешающие трассировке проводники обозначены символами V или △ (по данным фирмы «Ниппон дэнки»).
решения достаточно сложной задачи»? В данном разделе логические обоснования вопроса о сложности комбинаторных задач рассматриваются именно с этой точки зрения. Почти все комбинаторные задачи, связанные с проектированием топологии БИС, относятся к классу «трудных» — в том смысле, что с ростом размерности задачи время, требуемое для получения оптимального решения, возрастает по экспоненте». Отсюда
следует целесообразность обращения к эвристическим алгоритмам, направленным на то, «чтобы при отсутствии гарантии нахождения оптимального решения получить приближенное в течение некоторого реального промежутка времени».
Для того чтобы с достаточной точностью построить теорию сложности комбинаторных задач, необходимо использовать теорию автоматов, в том числе представление о машине Тьюринга. В данном разделе, чтобы не прибегать к сложным для понимания математическим описаниям, авторы дают непосредственное объяснение проблемы без потери точности, т. е. в тех пределах, в которых ее постановка остается правомочной.
Сложность алгоритма
При оценке качества алгоритма наибольшее значение имеют такие факторы, как время обработки и объем памяти. Однако для многих комбинаторных задач, связанных с проектированием топологии, размерность задачи ограничивается временем обработки, и поэтому, допустив, что объем памяти достаточно велик, качество алгоритма можно оценивать именно по этому времени. В настоящее время на практике используются алгоритмы самых разнообразных типов. Вместе с тем в тех пределах, в которых качество алгоритмов для решения достаточно сложных задач оценивается с точки зрения времени обработки, может быть использован любой тип ЭВМ. Действительно, время обработки оценивается по числу исполнений основных команд, относящихся к совокупности данных определенной длины (считывание и запись данных, арифметические операции, оценки «больше — меньше» и т. п.) Такие факторы, как структура операционной системы или периферийные устройства, очевидно, не являются определяющими факторами.
Если время обработки определяется функцией Т(п) от размерности задачи п, то Т(п) называют временной сложностью используемого алгоритма. Для задач с большой размерностью основное значение имеет не Т(п), а асимптотическое поведение Т(п) с ростом п. Так, например, если Т(п) = С0 + -А-Схп+С2П2 (Со, Ci,C2 — постоянные), то говорят, что «асимптотическая сложность данного алгоритма равна О(п?)>. При решении задачи трассировки при помощи графа типа «решетки» размерность задачи определяется такими параметрами, как число ребер и число вершин графа. Если количество параметров велико, то размерностью задачи в строгом смысле является информационная длина (в битах) после представления входных данных, т. е. данных о решаемой задаче в виде двоичного кода.
Даже в том случае, если размерность данной задачи п постоянная, функция Т(п) не определена однозначно. Дело в том, что, например, в задаче «нахождения маршрута между двумя вершинами в графе типа «решетки» с размерностью л» время обработки зависит от того, могут ли быть каждый раз найдены две вершины. Часть сформулированной подобным образом задачи называется частной задачей. Если в общем случае сложность (время обработки) для задачи размерности п определяется как Т(п), то для каждой частной задачи могут быть указаны максимальное и среднее значения.
Класс Р и класс NP
Количество комбинаций в комбинаторных задачах ограничено,, и поэтому, если отсутствуют ограничения на затраты времени, можно утверждать, что (оптимальное) решение будет обязательно найдено в пределах конечного интервала времени. Вместе с тем с точки зрения ограничений на размерность задач, решаемых в течение заданного времени, комбинаторные задачи могут быть разделены на два класса: легкие и трудные. Первые— это задачи, для которых существует алгоритм, позволяющий описать сложность Т(п) многочленом размерности л£. такие задачи определяют как «относящиеся к классу Р». Задачи второго класса — это задачи, «для которых такой алгоритм не существует или едва ли существует».
Рис. 4.49. Минимальное дерево и минимальное дерево Штейнера, а — мини- мальное дерево (сумма весов равна 9); б — минимальное дерево Штейнера (сумма весов равна 7).
Рассмотрим специфику легких и трудных задач по отдельности на конкретных примерах.
На рис. 4.49, а множество ребер, показанных толстыми линиями, образует одно «минимальное дерево» (дерево с минимальной суммой весов). На рис. 4.49, б показано дерево (дерево Штейнера), имеющее минимальную сумму весов из всех деревьев, связывающих только множество заданных узлов (отмечены белыми кружками). На первый взгляд деревья имеют большое сходство. Однако с точки зрения сложности алго-
ритма для получения оптимального решения они имеют существенные отличия. Для первого типа задач оптимальное решение при числе вершин, равном п, можно найти за О (л2) шагов, воспользовавшись методом графов (обобщение упомянутого в разд. 4.4 метода трассировки лабиринтов). Таким образом, эти задачи относятся к задачам класса Р (табл. 4.2).
Рис. 4.50. Поиск минимального дерева.
С другой стороны, сложность задач второго типа повышается из-за наличия дополнительной степени свободы, заключающейся в том, что «незаданные узлы (черные кружки) могут быть соединены и могут быть не соединены». Такие задачи относятся к классу NP и для нахождения их оптимального решения следует основываться на методе полного перебора (общий метод решения), т. е. исследовать все возможности с использованием дерева поиска (рис. 4.50).
В табл. 4.2 указаны некоторые задачи теории графов, а также оценки степени сложности алгоритмов, которые считают-
Таблица 4.2. Задачи теории графов, относящиеся к классу Р (п — количество вершин, е — количество ребер)
Задача
Степень сложности
1
Построение графа в плоскости
О (л)
2
Трассировка соединения между двумя вершинами
0(e)
3
Одно дерево графа
0(e)
4
Количество цветов при раскраске вершин графа Дерево с минимальной суммой весов
0(e)
5
О(п’)
6
Кратчайший маршрут между двумя вершинами
О(л’)
7
Максимальное согласование для двудольного
0 («»/«)
8
графа
Максимальное весовое согласование для двудольного графа
0(л»)
9
Максимальный поток между двумя вершинами
0(л«)
ся наилучшими для их решения. Если количество ребер (вершин) графа достигает даже нескольких сотен или тысяч, решение этих задач может быть найдено за приемлемое время. Кроме того, данные задачи в той или иной форме связаны с задачами проектирования топологии. Отнако решение этих задач позволяет упростить лишь очень малую часть программы автоматического проектирования. Так, например, задача распределения трасс в канале (разд. 4.4.4) может быть сведена к задаче о раскраске вершин графа (табл. 4.2). Однако, поскольку ограничениями на взаимное расположение блоков в данном случае пренебрегать нельзя, практическая реализация такого подхода нецелесообразна.
Использование метода полного перебора, т. е. исследование всех возможных комбинаций позволяет решить почти все задачи, с которыми разработчик сталкивается в процессе проектирования. В этой связи вводится представление о классе задач NP, к которому принадлежат почти все комбинаторные задачи. Интуитивно его можно определить как «класс задач, решаемых методом полного перебора с использованием такого дерева поиска, что глубина поиска может быть ограничена многочленом размерности задачи п». Другими словами, это класс задач, которые могут быть решены за полиномиальное время с использованием ЭВМ, обладающей неограниченной способностью к параллельной обработке данных. Реальные ЭВМ не обладают такой способностью, и поэтому приходится применять только алгоритмы, при использовании которых время обработки возрастает как экспонента размерности задачи.
Как следует из приведенных выше объяснений, класс Р представляет собой подмножество класса NP. Однако вопрос о корректности утверждения P=NP остается неясным. Вместе с тем с точки зрения здравого смысла нельзя считать, что Р и NP совпадают. Теоретические соображения, создающие основу для решения этого вопроса, будут рассмотрены ниже.
NP-полнота и NP-сложность
При анализе задачи принятия решения L, т. е. решения о том, удовлетворяет ли определенное дискретное множество заданным свойством, алгоритм А можно рассматривать как последовательность предписываемых для ЭВМ операций, при которой на вход подается последовательность двоичных чисел конечной длины х, а с выхода снимается булева переменная L(x). Если входная последовательность х удовлетворяет заданному свойству, то на выходе появляется L(x) = l, если она не удовлетворяет ему, на выходе появляется L(x)=0. В этом случае алгоритм А .называют «хорошим» Если для двух задач принятия решения
L, М существует отображение Цх), удовлетворяющее трем изложенным ниже условиям, то задачу L называют «сводимой» (за полиномиальное время) к М.
Отображение цх) может рассматриваться как входная информация для задачи М тогда и только тогда, когда х может рассматриваться как входная информация для задачи L.
[2]Wf(f(x)) = l тогда и только тогда, когда L(x) = l.
Существует алгоритм, позволяющий вычислить f(x) для любого х за полиномиальное время.
Для некоторых задач представление о «сводимости» оказывается связанным с таким подходом, как «отказ от получения непосредственного решения и поиск решения путем эквивалентного преобразования решаемой задачи в задачу, более стандартную по характеру», и, кроме того, предполагает, что «количество требуемых для сводимости шагов ограничено полиномиальным временем». Так, например, многие задачи теории графов могут быть сведены к математическим задачам с целыми числами, обозначая через 1 и 0 наличие или отсутствие определенных ребер (или вершин).
Воспользовавшись представлением о сводимости, можно дать определение весьма важному классу комбинаторных задач.
Если задача М удовлетворяет двум сформулированным ниже условиям, то М называют NP-полной.
Задача М относится к классу NP.
Задача L, относящаяся к произвольному классу NP, сводится к М.
Из этого определения можно непосредственно сделать следующие выводы. «NP— полные задачи или все относится к классу Р или ни одна из них не относится к классу Р; выполнение первого условия эквивалентно равенству P=NP». Отсюда следует, что если хотя бы одна из задач WP-полных задач может быть решена за полиномиальное время, то все NP (или WP-полные) задачи могут быть решены за полиномиальное время. Между тремя классами задач (Р, NP, WP-полные) могут существовать только топологические соотношения, показанные на рис. 4.51, а и б (соотношения включения).
Теперь на ряде конкретных примеров, относящихся к WP- полным задачам, покажем, что их основой является задача принятия решения.
Определение (задача о выполнимости). Назовем элементы множества из п булевых переменных Х|,х2, ...,хп и их отрицаний х\,хг, ...,хп литералами, а логическую сумму литералов — предложением. Задача о существовании значений переменных Xi,x2, ...,хп (из 0 и 1) таких, что логическое произведение предложений Сь С2,.... Ст
f (х^,..., хп", Хр ...,xn) = Cj-Ct*...*Ст(4-7)
принимает значение 1, называется задачей о выполнимости. Так, например, если
7=(^+^4-^)(^+*з)(*2+*з) х4(4.8)
в результате подстановки xi=x4=l, хг=х3 = 0 f принимает значение 1, то f является выполнимой.
Доказательства, связанные с задачей выполнимости, чрезвычайно сложны. Однако некоторые важные факты будут разъясняться ниже.
Теорема Кука. Все задачи, относящиеся к классу NP, сводимы к задаче о выполнимости.Действительно, задача о выполнимости — это WP-полная задача. Кроме того, если доказано, что задача сводится к некоторой задаче L класса NP, то L также является WP-полной задачей. Если надлежащим образом выбрать задачу L, о которой уже известно, что она является WP-полной, и показать, что она сводится к другой задаче М класса NP, то задача М также будет WP-полной. Взяв в сводимости, можно показать, что хорошо известные задачи принятия решения (их количество зависит от способа подсчета, но, так или иначе, число их превышает 1000).Представление о NP-полноте было введено применительно к задаче принятия решения. В качестве представления, имеющего смысл и для задач проектирования и для задач принятия решения, можно ввести представлениеТеорема Кука. Все задачи, относящиеся к классу NP, сводимы к задаче о выполнимости.Действительно, задача о выполнимости — это WP-полная задача. Кроме того, если доказано, что задача сводится к некоторой задаче L класса NP, то L также является WP-полной задачей. Если надлежащим образом выбрать задачу L, о которой уже известно, что она является WP-полной, и показать, что она сводится к другой задаче М класса NP, то задача М также будет WP-полной. Взяв в сводимости, можно показать, что хорошо известные задачи принятия решения (их количество зависит от способа подсчета, но, так или иначе, число их превышает 1000).Представление о NP-полноте было введено применительно к задаче принятия решения. В качестве представления, имеющего смысл и для задач проектирования и для задач принятия решения, можно ввести представлениекачестве исходной задачу о WP-полными являются многиекачестве исходной задачу о WP-полными являются многиеHPHPррNP-полнотаNP-полнотаP-NPP-NPNP-полнотаNP-полнотааРис. 4 51. Соотношения включения между Р, NP и А^-полнотой.аРис. 4 51. Соотношения включения между Р, NP и А^-полнотой.
Теорема Кука. Все задачи, относящиеся к классу NP, сводимы к задаче о выполнимости.
Действительно, задача о выполнимости — это WP-полная задача. Кроме того, если доказано, что задача сводится к некоторой задаче L класса NP, то L также является WP-полной задачей. Если надлежащим образом выбрать задачу L, о которой уже известно, что она является WP-полной, и показать, что она сводится к другой задаче М класса NP, то задача М также будет WP-полной. Взяв в сводимости, можно показать, что хорошо известные задачи принятия решения (их количество зависит от способа подсчета, но, так или иначе, число их превышает 1000).
Представление о NP-полноте было введено применительно к задаче принятия решения. В качестве представления, имеющего смысл и для задач проектирования и для задач принятия решения, можно ввести представление
Теорема Кука. Все задачи, относящиеся к классу NP, сводимы к задаче о выполнимости.
Действительно, задача о выполнимости — это WP-полная задача. Кроме того, если доказано, что задача сводится к некоторой задаче L класса NP, то L также является WP-полной задачей. Если надлежащим образом выбрать задачу L, о которой уже известно, что она является WP-полной, и показать, что она сводится к другой задаче М класса NP, то задача М также будет WP-полной. Взяв в сводимости, можно показать, что хорошо известные задачи принятия решения (их количество зависит от способа подсчета, но, так или иначе, число их превышает 1000).
Представление о NP-полноте было введено применительно к задаче принятия решения. В качестве представления, имеющего смысл и для задач проектирования и для задач принятия решения, можно ввести представление
качестве исходной задачу о WP-полными являются многие
качестве исходной задачу о WP-полными являются многие
HP
HP
р
р
NP-полнота
NP-полнота
P-NP
P-NP
NP-полнота
NP-полнота
а
Рис. 4 51. Соотношения включения между Р, NP и А^-полнотой.
а
Рис. 4 51. Соотношения включения между Р, NP и А^-полнотой.
о WP-сложности. Другими словами, речь идет «о комбинаторных задачах со сложностью, эквивалентной WP-полноте». Так, например, такая задача принятия решения, как задача «о существовании дерева Штейнера, для которой сумма ребер не превышает некоторую заданную величину», как известно, является WP-полной задачей. Напротив, для того чтобы за полиномиальное время можно было решить такую задачу проектирования, как «нахождение дерева Штейнера с минимальной суммой ребер», решению за полиномиальное время должна поддаваться по меньшей мере первая задача. В этом смысле вторая задача эквивалентна по сложноети первой, т. е. относится к WP-сложным задачам. Кроме того, к WP-полным задачам относится задача о несвязном множестве маршрутов, а задача трассиров-
ки с использованием графа типа «решетки», согласно условиям которой «могут существовать проводники, соединяющие три и более точек», оказывается сложнее первой, и поэтому вполне может быть отнесена к классу NP-сложных задач.
Свойства WP-полноты или WP-сложности являются признаком сложности задачи, показывающим, что «от поиска полного (или оптимального) решения лучше всего отказаться». Дело в том, что при выборе алгоритма, позволяющего решить за полиномиальное время хотя бы одну из таких задач, ситуация начинает напоминать представленную на рис. 4.51, б и решения почти всех комбинаторных задач могут быть найдены сравнительно легко. Другими словами, проблема сводится к следующему выводу, плохо согласующемуся со здравым смыслом: «между ЭВМ с бесконечной способностью к параллельной обработке и ЭВМ с конечной способностью к таковой заметной разницы не существует».
WP-полные задачи, связанные с проектированием топологии
Как известно, WP-полными (WP-сложными) являются многие комбинаторные задачи. Ниже будут рассмотрены некоторые примеры основных WP-полных задач, которые могут быть использованы при проектировании топологии.
NP-полная задача 1 (деление графа пополам).
|£'1=з
Рис. 4.52. Деление графа на две части.
Дано:
граф G=(V,£),|K|=2n;
натуральное число к.
Требуется установить, можно ли разделить множество вершин V на Vi и V2 (ViUV2 = V, VinV2 = ^) таким образом, чтобы удовлетворялись следующие условия:
|^| = |К2|=п;
E'^k, где Е’аЕ—множество ребер, с одной стороны, инцидентных V), а с другой — V2.
Так, например, граф рис. 4.52 может быть разделен пополам при к = 3 (мин. знач.). Задача разделения, встречающаяся при проектировании реальных БИС (разд. 4.2), очевидно, значитель-
но сложнее. Однако при максимальном упрощении она перехо
дит в рассматриваемую.
NP-полная задача 2 (дерево Штейнера). Дано:
граф G=(V,£);
подмножество вершин V'czV;
стоимость w(e) каждого ребра есЕ;
положительное число к.
Требуется установить, существует ли дерево Штейнера- Т=(Х, F), удовлетворяющее следующим условиям:
ГсХ;
2а>(е)^А.
Так, например, в графе рис. 4.49, б V—множество вершин, обозначенных белыми кружками. В этом случае существует дерево Штейнера с к=7 (мин. знач.). Эта задача относится к
задачам многоточечной трассировки соединительных проводни
ков с использованием графов типа «решетки» (разд. 4.4). При
Рис. 4.53. Множество несвязных маршрутов.Рис. 4.53. Множество несвязных маршрутов.минимизации общей длины проводников (даже применительно к случаю одного проводника с несколькими контактными точками) она сводится к NP-полной задаче.
Рис. 4.53. Множество несвязных маршрутов.
Рис. 4.53. Множество несвязных маршрутов.
NP-полная задача 3 (множество не- связаных маршрутов).
Дано:
граф G=(V, Еу
множество исходных вершин
S={s„s2, ...,s„} с V;
множество «целевых» вершин
т= {^,/2, ...,/„}с V, где £ПТ = ф.
Требуется установить, существует ли множество маршрутов Р{ {Рь^г, .... Р^, не содержащих общих вершин, где P,-(i=l, 2,..., п) — маршрут, связывающий s< и tv
Так, например, в графе типа «решетки» рис. 4.53 толстыми линиями показаны 6 заданных несвязных маршрутов. Если при решении задачи трассировки ограничить число точек, соединяемых каждым проводником, двумя, задача сводится к NP-non- ной задаче.
Даже в том случае, когда в результате автоматической трассировки по методу лабиринта (разд. 4.4) трассируемость не достигает 100%, это не свидетельствует о том, что решение реально не существует.
NP-полная задача 4 (двумерное распределение).
Дано:
конечное множество Х= (xi,x2, ...,хп};
конечное множество У= (уьу»,...,Ут}; т^п;
положительное числ^ (стоимость) с\х«,х^, относящееся к каждой ларе Xi,XjSX;
положительное число (расстояние) д^ук.Уг!, относящееся « каждой паре у к, yieY\
положительное число 6.
Требуется установить, существует ли отображение a: X-*-Y, удовлетворяющее следующему условию:
2 С1хь хД d [а (х;), а (х,)] < 6. х(, х^еХ
Эта NP-полная задача тесно связана с задачей оптимального размещения, использующей функцию оценки, т. е. с минимизацией ожидаемой длины проводников в упорядоченной двумерной структуре (рис. 4.15).
5
QDQ‘
Верификация топологии
□□D
Внедрение автоматизации в процесс проектирования топологии происходит довольно быстрыми темпами. Тем не менее те БИС, для которых характерно малономенклатурное крупносерийное производство, в основном проектируются ручными методами с применением универсальных диалоговых систем. Использование опыта и способности разработчика принимать эффективные решения позволяет получать топологию, отличающуюся высокой степенью совершенства и в достаточной мере реализующую степени свободы, возникающие при проектировании. Однако при таком подходе нельзя избежать ошибок, свойственных ручному проектированию. При изготовлении БИС следует считаться с возможностью появления дефектов, обусловленных ошибками проектирования, ввиду чего до стадии изготовления опытного образца БИС все эти ошибки следует ликвидировать, воспользовавшись системой верификации топологии. Кроме того, в тех случаях, когда проектирование СБИС ведется с использованием систем автоматического проектирования топологии и процесс еще не завершен (например, не закончена трассировка части межсоединений), может быть проведена коррекция топологии ручными методами, в ходе которой необходимо также выявлять возможные ошибки.
Виды проверки, необходимые на последнем этапе проектирования, делятся на следующие три группы:
проверка геометрических параметров. Обнаружение отклонений от правил проектирования, определяемых в основном технологическим процессом (минимальная ширина соединительных проводников, минимальное расстояние между ними и т. п.);
проверка межсоединений. Выявление дефектов и погрешностей в изготовлении схемных элементов, дефектов и погреш-
ностей в межсоединениях; подтверждение правильности выполнения межсоединений;
проверка электрических характеристик. Подтверждение того, что схема, реализованная в топологии, отвечает электрическим требованиям, предъявляемым к ней разработчиком.
Проверку по п. а можно провести, проконтролировав только геометрические параметры рисунка маски. Проверка же по пп. б и в проводится в первую очередь путем анализа электрической схемы. При проверке по п. б на основе графической информации восстанавливают логические или электрические схемы, а затем сопоставляют их с замыслом разработчика. При проверке по п. в на основе графической информации необходимо определить величины паразитных сопротивлений и емкостей, зависящих от топологии. Другими словами, проверка по п. а полностью выполняется с помощью графических операций, а проверки по пп. б и в только в первой своей части используют графические операции.
В разд. 5.1 рассмотрены некоторые графические операции, являющиеся базовыми при анализе рисунка маски, а также алгоритмы обработки, как правило находящие применение в программах верификации топологии. В разд. 5.2—5.4 по отдельности описаны виды проверок, указанные в пп. а—в. В разд. 5.5 исследуются некоторые подходы, общие для ряда алгоритмов, задачи анализа некоторых типов рисунков масок, а также проводится систематизированное обсуждение проблем топологии с позиций вычислительной геометрии. В разделе описаны структуры данных и алгоритмы, которые могут быть эффективно использованы при операциях с рисунками масок различных типов, и дается их теоретическая оценка с позиций «вычислительной сложности» в расчете на случай наихудшей эффективности алгоритма.
Анализ рисунка маски
Параметры топологии, полученной методами ручного проектирования, обычно вводятся в автономные диалоговые системы, в состав которых входят графические дисплеи и цифровые преобразователи. В конечном итоге результаты ручного проектирования топологии представляются на экране дисплея в виде контрастного графического изображения, которое в принципе представляет собой «совокупность многоугольных областей, распределяемых по соответствующим слоям маски». Стороны многоугольников в большинстве параллельны вертикальной и горизонтальной осям; в некоторых случаях они могут быть направлены под углом 45 или 135°, и чрезвычайно редко — под
ааГ Ri 4- R2 чI- R?I R^Cx.y^.w.e)Г Ri 4- R2 чI- R?I R^Cx.y^.w.e)а:а:Рис. 5.1. Способы представления графических данных, а — последовательность вершин (внешняя граница обходится по часовой стрелке, внутренняя — против); б — наложение прямоугольников; в — разделение на трапеции.Рис. 5.1. Способы представления графических данных, а — последовательность вершин (внешняя граница обходится по часовой стрелке, внутренняя — против); б — наложение прямоугольников; в — разделение на трапеции.
а
а
Г Ri 4- R2 чI- R?
I R^Cx.y^.w.e)
Г Ri 4- R2 чI- R?
I R^Cx.y^.w.e)
а:
а:
Рис. 5.1. Способы представления графических данных, а — последовательность вершин (внешняя граница обходится по часовой стрелке, внутренняя — против); б — наложение прямоугольников; в — разделение на трапеции.
Рис. 5.1. Способы представления графических данных, а — последовательность вершин (внешняя граница обходится по часовой стрелке, внутренняя — против); б — наложение прямоугольников; в — разделение на трапеции.
другим углом. Иногда многоугольные области имеют внутри пустоты. Способы представления параметров многоугольных областей различаются в зависимости от алгоритма графических операций и типа применяемых периферийных устройств. В процессе проектирования способ представления данных нередко может изменяться.
На практике широко применяются следующие способы
представления параметров рисунка: а) определение постоянного направления обхода контура многоугольника (например, по часовой стрелке) и задание последовательности его вершин (рис. 5.1, а); б) разделение поверхности кристалла при помощи сетки и представление данных в виде битовой информации (рис. 5.8); в) представление многоугольника в виде совокупности нескольких прямоугольников и задание положения и размеров каждого прямоугольника (рис. 5.1, б); г) разделение прямоугольника на трапеции, параллельные стороны которых направлены по горизонтали или по вертикали (обычно без наложения), и задание положения и размеров каждой трапеции (рис. 5.1, в).
В данной главе будут рассмотрены вопросы классификации и упорядочения операций над рисунком, необходимых при верификации технологии, а также описаны алгоритмы, позволяющие разделять чрезмерно большие объемы информации о топологии на массивы с приемлемым для обработки объемом, соответствующим объему внутренней памяти, и, кроме того, традиционные алгоритмы операций над рисунком.
Основные операции над рисунком
Операции над рисунком, проводимые применительно к многоугольнику или совокупности многоугольников, в соответствии с реализуемыми ими функциями могут классифицироваться следующим образом.
Логические операции. Для реализации сложных правил проектирования, обусловленных наличием комбинаций рисунка в различных слоях БИС, используются логические операции с однотипными многоугольными областями, показанные на рис. 5.2. Эти операции, кроме того, используются как средство представления функций транзисторов и межсоединений.
Топологические операции. Топологические операции, т. е. исследование таких взаимных положений однотипных фигур, как наложение и включение одной фигуры в другую, связаны с правилами проектировния однотипных фигур в различных слоях (рис. 5.3).
Соединительные операции. Эти операции, имеющие целью контроль за способом соединения или установление факта соединения между однотипными фигурами, в основном применяются для того, чтобы проследить маршрут соединения, реализуемый соединительными проводниками (рис. 5.4).
Операции по проверке размеров. Операции по проверке размеров фигур типа показанных на рис. 5.5 предназначены для выявления противоречий между правилами проектирования и геометрией транзисторов и межсоединений, функции которых отображаются с использованием логических операций. Кроме того, они находят применение в качестве средства предварительной оценки электрических характеристик при расчете значений параметров паразитных элементов.
Изменение размеров (уменьшение и увеличение). Для того чтобы убедиться, что данная фигура находится по отношению ко всем остальным на фиксированном расстоянии, большем d, целесообразно увеличить ее линейные размеры только на постоянную величину d, а затем проверить, не накладывается ли она после этого на другие фигуры. В тех случаях, когда фигура имеет узкий вырез, увеличив ее линейные разме
ры на d, можно сжать их затем на ту же же величину d, при этом все вырезы, ширина которых была меньше d, исчезнут.ры на d, можно сжать их затем на ту же же величину d, при этом все вырезы, ширина которых была меньше d, исчезнут.Рис. 5.3. Топологические операции.Рис. 5.3. Топологические операции.Рис. 5.4. Соединительные операции.
ры на d, можно сжать их затем на ту же же величину d, при этом все вырезы, ширина которых была меньше d, исчезнут.
ры на d, можно сжать их затем на ту же же величину d, при этом все вырезы, ширина которых была меньше d, исчезнут.
Рис. 5.3. Топологические операции.
Рис. 5.3. Топологические операции.
Минимальная ширина
Минимальное расстояние
Расстояние включения
Ширина выреза
Х/777Ж1
=>! □ •
У////////////ДIi
Периметр
H~a—HL=2(a + b)
Площадь
о=а* о
Рис. 5.5. Операции по проверке размеров.
Увеличение с последующим уменьшением
Уменьшение
Увеличение
8go
Рис. 5.6. Изменение размеров.
виде их изменение, являются основными операциями при преобразованиях данных, обусловленных переходом к автоматическому графопостроителю другого типа или модификацией правил проектирования (рис. 5.6).
Разделение на прямоугольники и разделение на трапеции. При отображении обычных многоугольников в виде наборов данных объем данных оказывается непостоянным, что усложняет их обработку. В таких случаях процесс обработки можно упростить, предварительно разделив исходную фигуру на прямоугольники (рис. 5.1, б) или на трапеции (рис. 5.1, в) и произведя соответствующие графические операции. Кроме того, к разделению прибегают при формировании входных данных для генератора образов или электронно-лучевого устройства отображения с целью получения рисунка маски.
Методы разделения на области
Весьма важной проблемой при проверке топологии является рост объема данных, откуда вытекает необходимость ограничения этого объема до величин, определяемых объемом памяти и временем обработки. Так, например, чтобы получить все комбинации из двух соседних (или накладывающихся) фигур, которые являются объектом манипуляций на рис. 5.2—5.5, в случае п изображений необходимо произвести О(п2) операций. Как известно, количество элементарных фигур (многоугольников), размещаемых на поверхности кристалла на уровне топологии СБИС, может составлять от нескольких сотен тысяч до нескольких миллионов. Разделив поверхность кристалла на к областей, можно уменьшить размерность задачи до приемлемого уровня. В частности, метод деления на области оказывается незаменимым в тех случаях, когда объем информации о топологии кристалла в целом превышает объем внутренней памяти.
Если на поверхности кристалла может быть размещено п фигур, то число комбинаций из двух фигур равно п2. Если же разделить поверхность кристалла на к областей и произвести соответствующее сравнение, легко убедиться, что число искомых комбинаций в среднем уменьшится до
W2k = n2lk. (5.1)
Вместе с тем необходимо выяснить вопрос о взаимном расположении фигур, лежащих в смежных областях, в связи с чем метод разделения, безусловно, влияет на эффективность обработки. Сравнительно эффективным и простым методом разделения является так называемый метод полос. Согласно
этому методу, фигуры упорядочивают по координатам х их вершин и точек пересечения и делят поверхность кристалла на вертикальные полосы, а затем, упорядочивая горизонтальные отрезки, попадающие в пределы этих полос, по их координатам у, исследуют взаимное расположение смежных фигур (или отрезков) (рис. 5.7).
Метод полос представляет собой статический метод разделения. Его модификацией, позволяющей вести динамическую обработку данных, является метод рабочего списка, или метод сканирования. Этот метод имеет сходство с методом полос в том отношении, что вершины фигур заранее упорядочиваются по координатам х, однако согласна этому методу упорядочения горизонтальных отрезков по у в каждой полосе не производится. Данный метод предусматривает перемещение вертикальной «линии развертки» слева направо и- запоминание в определенных областях оперативнойпамяти
(«рабочий список»)данных
только о тех фигурах, стороны которых пересекаются с линией
Рис. 5 7. Метод полос и метод ра- развертки, и обновление содер- бочего списка.жимого рабочего списка по мере
перемещения линии развертки. Так, например, если эта линия находится в положении, показанном на рис. 5.7, то данные о фигурах С, D уже записаны в рабочем списке, а по достижении линией развертки левого края фигуры Е в рабочий список заносятся и данные о фигуре Е. К этому моменту данные о фигурах А, В выводятся из рабочего списка, а данные о фигурах F, G, Н, I еще не введены в него. При использовании метода полос или метода рабочего списка число операций, необходимых для упорядочения фигур по оси х. составляет O(n\ogn). При этом среднее число вершин на одну фигуру считается не превышающим определенной величины, т. е. число вершин составляет О(п). Число операций, требуемых для сравнения данных о фигурах по окончании процедуры упорядочения данных, в сильной степени зависит от характера распределения изображений в маске. Для масок с
традиционным рисунком, согласно эмпирическим оценкам, «время обработки в среднем составляет Ofn12)». Кроме того, если рисунок распределен равномерно по площади кристалла, то по теоретическим оценкам время обработки в наихудшем.
случае не превышает О(п'-5). Однако, если при произвольном распределении специальная обработка структуры данных, отображающих рабочий список, не произведена, в самом худшем случае время обработки составляет О(п2). В этой связи можно добавить, что если в качестве средства отображения рабочего списка используется структура данных типа рассмотренной в разд. 5.5.1, то при любом характере распределения все операции по сравнению могут быть выполнены, как и в случае упорядочения данных за O(nlogn) шагов.
Алгоритм, используемый в методе рабочего списка («перемещение вертикальной линии развертки слева направо и анализ данных о фигурах»), в области вычислительной геометрии соответствует алгоритму сканирования в плоскости (разд. 5.5.2). Он может быть также использован в качестве эффективного средства решения задач по обработке данных о фигурах различных типов (разд. 5.5.3).
Выше метод рабочего списка был рассмотрен как средство разделения задачи с большой размерностью на задачи приемлемого уровня. Однако его можно использовать и для операций со специальными конфигурациями (например, векторный алгоритм, рассмотренный ниже), объектом которых являются данные, требующие небольшого объема памяти.
Алгоритмы выполнения логических операций с геометрическими фигурами
Рассмотрим алгоритмы логических операций с двумя определенными фигурами (рис. 5.2). Почти все основные топологические операции (рис. 5.3) и соединительные операции имеют много общего с логическими операциями, и поэтому здесь рассматриваться не будут. Алгоритмы операций, показанных на рис. 5.5 и 5.6, будут описаны в разд. 5.5.
Объем данных о фигурах, подвергаемых логическим операциям, таков, что эти данные вполне умещаются во внутренней памяти. Под понятием «фигуры» здесь подразумевается «совокупность связных многоугольных областей, внутри которых может находиться некоторое количество пустот (полостей)». Для упрощения пояснений допустим, что стороны многоугольников вертикальны и горизонтальны. В принципе этот подход легко распространить и на случай наклонного расположения их сторон.
В зависимости от способа представления данных алгоритмы логических операций над фигурами можно разделить на два класса.
Алгоритмы битовой карты. Алгоритмом битовой карты называется алгоритм, предусматривающий разделение исследуемой области посредством воображаемой сетки и формирование некоторой структуры данных, отображающей наличие или отсутствие содержимого в каждой ячейке сетки (например, 1 для внутренней области и 0 для внешней). Логические операции с двумя фигурами А, В можно проводить (рис. 5.8), выделив для каждой ячейки сетки объем памяти в два двоичных разряда
Q Фигура А(первыи разряд) 0 Фигура В (второй разряд)Q Фигура А(первыи разряд) 0 Фигура В (второй разряд)Рис. 5.8. Метод битовой карты.Рис. 5.8. Метод битовой карты.
Q Фигура А(первыи разряд) 0 Фигура В (второй разряд)
Q Фигура А(первыи разряд) 0 Фигура В (второй разряд)
Рис. 5.8. Метод битовой карты.
Рис. 5.8. Метод битовой карты.
(например, первый разряд для А, второй — для В). Фигуру можно выделить в результате определенных логических операций, сгруппировав ячейки, отвечающие некоторым условиям. Так, например, выделение ячеек сетки с 1 в обоих разрядах соответствует логической операции И (АПВ), выделение ячеек с 1 по меньшей мере в одном разряде соответствует логической операции ИЛИ (AUB), а выделение ячеек с 1 в первом разряде и 0 во втором — логической операции вычитания (SUB) (А—В).
В качестве сетки для заданной маски проще всего использовать сетку с равномерным шагом, равным минимальной линейной величине (например, 1 мкм), позволяющей точно выразить координаты х и у вершин всех фигур. Вместе с тем использование сетки с неравномерным шагом, построенной из горизонтальных и вертикальных отрезков, пересекающих вершины фигур, позволяет уменьшить объем памяти и время обработки и соответственно дает существенные практические выгоды. В этом случае если число вершин фигур составляет п, то время обработки и объем памяти определяются как О(п?).
Принцип данного алгоритма весьма прост, и соответствующая программа может быть составлена также достаточно просто. Однако при этом имеет место некоторое увеличение времени обработки и объема памяти, ввиду чего для оценки поверхности кристалла в целом он применения не находит.
Векторные алгоритмы. Векторным алгоритмом называется алгоритм, основанный на предположении, что стороны фигур могут быть представлены в виде системы векторов (ориентиро-
$1 Фигура А (первый разряд) ^ Фигура 8 (второй разряд)$1 Фигура А (первый разряд) ^ Фигура 8 (второй разряд)Рис. 5.9. Векторный метод.Рис. 5.9. Векторный метод.
$1 Фигура А (первый разряд) ^ Фигура 8 (второй разряд)
$1 Фигура А (первый разряд) ^ Фигура 8 (второй разряд)
Рис. 5.9. Векторный метод.
Рис. 5.9. Векторный метод.
ванных отрезков). При составлении программы в этом случае должны быть однозначно заданы направления, например обход внешних контуров должен производиться по часовой стрелке. Для многоугольников с внутренними полостями обход контура полости производится против часовой стрелки. Другими словами, направление обхода всегда выбирается так, чтобы при движении по границе фигуры ее внутренняя область, т. е. область собственно фигуры, всегда была справа.
Существует целый ряд алгоритмов, базирующихся на векторном отображении фигур. Ниже в качестве типичного примера таких алгоритмов будет рассмотрена последовательность операций, подобная той, которая используется в случае алгоритма рабочего списка или метода полос. А именно, вершины и точки пересечения фигур упорядочиваются по координате х, а затем исследуемое поле делится на полосы, как показано на рис. 5.9, и для каждой из этих полос выделяются внутренние и внешние области, что в принципе позволяет производить произвольные логические операции.
Для проведения операций в каждой полосе достаточно знать только направление горизонтальных отрезков, образующих стороны фигур. Иначе говоря, под отрезком, ориентированным в правую (левую) сторону, обычно оказывается внутренняя (внешняя) по отношению к контуру фигуры область. Однако обход внешнего контура поля, как правило, производится в направлении против часовой стрелки. При логических операциях с двумя фигурами каждая полоса посредством горизонтальных отрезков делится на несколько прямоугольников, а в каждом прямоугольнике могут существовать четыре области (внутренние и внешние области по отношению к соответствующим фигурам). В результате, как и при битовой карте, могут быть получены двухразрядные группы данных (рис. 5.9). Для получения результатов определенных логических операций, как и в методе битовой карты, достаточно оценить объединение множества прямоугольников, определяемых содержимым двухразрядных групп данных и отвечающих некоторым условиям.
Для успешной реализации метода, как и в случае алгоритма рабочего списка, для каждой полосы желательно обеспечить динамическую обработку множества горизонтальных отрезков, пересекающих ее границы. Кроме того, представив рабочий список (множество горизонтальных отрезков) в виде оптимальной структуры данных (разд. 5.5.1), обновление данных по мере перемещения линии развертки можно будет производить за время О (log/г). В этом случае полное количество операций составит О (л log п+&), где к— сумма вершин и точек пересечения фигур. В самом худшем случае значение к теоретически может соответствовать О (/г2), и поэтому асимптотическая сложность здесь такая же, как и в случае битовой карты. Однако в реальной топологии количество точек пересечения намного меньше количества вершин, и векторный алгоритм обычно дает гораздо лучшие результаты, чем алгоритм битовой карты. На рис. 5.8 и 5.9 представлены фигуры с одинаковой геометрией, но количество результирующих прямоугольников во втором случае существенно меньше, чем количество ячеек сетки в первом.
Геометрическая проверка
Поскольку проверка элементов рисунка маски может быть выполнена исключительно путем анализа ее геометрии, для обнаружения противоречий правилам проектирования, соответствующим технологическому процессу, на практике широко применяются так называемые программы проверки на соответствие правилам проектирования.
Согласно этим программам, обработка данных обычно производится в следующей последовательности: предварительная обработка; логические операции с фигурами; распознавание транзисторов и соединительных проводников; обнаружение противоречий правилам проектирования; окончательная обработка.
Под предварительной обработкой здесь понимается проверка формата данных о заданной топологии, а также преобразование данных о геометрических фигурах к виду, удобному для дальнейшей обработки. Окончательная обработка — это обоз-
Рис. 5.10. Пример правил проектирования БИС на полевых транзисторах, а — минимальная ширина; р— минимальное расстояние; f— расстояние включения; S — площадь канала.
начение места обнаружения ошибки на схеме с помощью программы графического вывода.
Типовые правила проектирования для случая МОП-транзисторов с кремниевым затвором могут быть проиллюстрированы посредством рис. 5.10. При проведении реальной проверки по определенной методике используются операции по проверке размеров (рис. 5.5), а также топологические операции (рис. 5.3).
Предварительно в качестве подготовительной стадии с целью определения местонахождения элементов и контактных, площадок, а также занимаемой ими области производятся логические операции (рис. 5.2). Так, например, выполнив операцию И для слоя поликристаллического кремния и диффузионного слоя, можно идентифицировать область канала транзистора (на рис. 5.10 заштрихована). Выполнив операцию И для случая трех масочных слоев (диффузионный, металлический ю
контактный слои), можно идентифицировать выводы транзистора (сток или исток).
Логические операции с фигурами на различных масках могут быть также использованы в целях проверки на соответствие правилам проектирования применительно к многомасочному слою. Так, например, проверка критического расстояния («расстояния включения») 7 (рис. 5.10) сводится к задаче проверки минимального расстояния для фигуры, которая может быть получена логической операцией вычитания (SUB), т. е. «вычитанием области, занятой контактным слоем, из области,
Рис. 5.11. Формирование контакта путем травления оксидной пленки.
занятой металлическим слоем (или слоем поликристаллического кремния)». На рис. 5.11 показан пример сложной структуры, при проектировании которой предполагалось, что для реализации контактной площадки хорошего качества с охранным кольцом требуется травление оксидной пленки между подлежащими соединению слоями. В этом случае формирование контактного отверстия, не сопровождающееся травлением оксидной пленки, противоречит правилам проектирования. Это противоречие обнаруживается, если результаты операции И, проведенной для области контактного слоя и области, в которой отсутствует слой оксидной пленки (операция НЕ), представляют собой пустое множество.
В общем случае при составлении программы проверки на соответствие правилам проектирования для БИС с целью облегчения работы с базой данных и последующей обработки сложные фигуры представляются как совокупность прямоугольников или замкнутых многоугольников с небольшим числом вершин. Однако, если в этом случае контролируется наличие ошибки в каждой из элементарных фигур, оператор может столкнуться с так называемыми псевдоошибками или же, наоборот, упу-
стить реально существующую ошибку. Для того чтобы исключить такую возможность, необходимо вернуться к исходной фигуре, произведя операцию ИЛИ для фигур одного и того же слоя. Так, например, на рис. 5.12, а исходная фигура разделена на прямоугольники Р, Q, накладывающиеся друг на друга. При проведении проверки по каждому из этих прямоугольников может возникнуть псевдоошибка в отношении упомянутого выше критического расстояния (на рис. 5.12, а показано стрел-
Недостаточное расстояние (псевдоошиока)Недостаточное расстояние (псевдоошиока)Достаточное расстояние (нарушения нет)Достаточное расстояние (нарушения нет)
Недостаточное расстояние (псевдоошиока)
Недостаточное расстояние (псевдоошиока)
Достаточное расстояние (нарушения нет)
Достаточное расстояние (нарушения нет)
Достаточная минимальная ширина (нарушения нет)Достаточная минимальная ширина (нарушения нет)Рис. 5.12. Появление псевдоошибки в результате операции ИЛИ и меры проверки. а — появление псевдоошибки; б — меры проверки.Рис. 5.12. Появление псевдоошибки в результате операции ИЛИ и меры проверки. а — появление псевдоошибки; б — меры проверки.RUQRUQ
Достаточная минимальная ширина (нарушения нет)
Достаточная минимальная ширина (нарушения нет)
Рис. 5.12. Появление псевдоошибки в результате операции ИЛИ и меры проверки. а — появление псевдоошибки; б — меры проверки.
Рис. 5.12. Появление псевдоошибки в результате операции ИЛИ и меры проверки. а — появление псевдоошибки; б — меры проверки.
RUQ
RUQ
Недостаточная минимальная ширина (нарушение есть)
ками). С другой стороны, несмотря на то что минимальная ширина «перемычки» в исходной фигуре недостаточна, при проведении проверки по каждому прямоугольнику ошибка обнаружена не будет.
Проверка соединений между схемами
Проверка правильности соединений между схемами, полученными по результатам проектирования, как правило, проводится в следующей последовательности: распознавание схемных элементов; восстановление связей между элементами; проверка логических функций.
Распознавание схемных элементов представляет собой часть предварительной проверки, которая производится совместно с 18—51
проверкой геометрии. Так, например, МОП-транзисторы и их выводы идентифицируются, как было указано ранее, с применением операции И для масок различных слоев. Распознавание биполярных транзисторов производится с применением топологических операций (рис. 5.3), т. е. анализа «соотношения включения» между изображениями. В данном разделе будут рассмотрены этапы проверки БИС в предположении, что распознавание схемных элементов и проверка по определяемым особенностям процесса правил проектирования уже завершены.
Восстановление соединений между элементами
Соединения между элементами восстанавливают, контролируя маршруты проводников, соединяющих выводы уже идентифицированных транзисторов. Другими словами, информацию о соединениях в схеме можно получить, выявляя наличие или отсутствие контакта между элементами изображения в одном и том же слое (при этом сложные изображения разбиваются на более простые), а также случаи наложения проводников разных слоев, соединяемых контактными отверстиями (см. например, правая часть рис. 5.10). После сопоставления результатов с исходной электрической схемой проверку соединений в принципе можно считать законченной. Однако на уровне СБИС подобный подход, основанный на сопоставлении, оказывается невозможным. Дело в том, что установление эквивалентности двух схем, вопрос о соответствии между элементами которых еще не решен, требует анализа астрономического количества комбинаций.
С другой стороны, придание транзисторам, изображенным на топологической схеме, имен (изображений), дающих возможность сопоставлять их с транзисторами исходной схемы, чрезмерно увеличило бы нагрузку на разработчика, и даже если бы это удалось осуществить, результатом было бы появление дополнительных ошибок при проектировании.
По этой причине сопоставление соединений эффективнее производить не на уровне транзисторов, а на логическом уровне. Вместе с тем мерой борьбы против ошибок, приводящих к формированию соединений, не имеющих смысла электрически, является их выявление на этапе, предшествующем восстановлению логических функций, реализуемых комбинациями транзисторов. Такая проверка (применительно к МОП-транзисторам) включает следующие стадии:
наличие короткого замыкания между источниками питания (и «землей») с разным потенциалом;
наличие проводников, имеющих только один присоединительный конец;
наличие изолированных проводников и изолированных контактов;
наличие проводников, через которые не проходит ток, несмотря на то что соответствующие транзисторы проводят;
правильность включения нагрузочных транзисторов;
правильность соединения нагрузочных транзисторов с «землей»;
правильность подбора КМОП-транзисторов;
наличие соединения р(и)-канального КМОП-транзистора с «землей» (и источником питания).
Ручные операции, необходимые при проведении подобной автоматической проверки, сводятся к введению имен (обозначений) лишь для сравнительно небольшого количества элементов (источники питания, «земля» и т. п.), и нагрузка на разработчика в этом случае невелика. Кроме того, некоторые используемые на практике программы обеспечивают графическое представление для областей источников питания и «земли» с гем, чтобы обеспечить оператору проверку соответствующих параметров.
Восстановление логических соединений
Восстановление логических соединений производится для того, чтобы уменьшить размеры схемы, подлежащей операциям сравнения/сопоставления, перейдя от анализа соединений на уровне транзисторов к анализу соединений на уровне логических вентилей. Способы восстановления логических связей, исходя из комбинаций транзисторов, различаются в зависимости от типа элементарных логических блоков и типа схем, посредством которых реализуются эти блоки. Считая, что схемы строятся на основе /г-канальных МОП-транзисторов, рассмотрим принцип восстановления логических функций на примере выделения комбинационной логической схемы, состоящей из базисных вентилей типа ИЛИ, И и т. п.
Основной принцип восстановления логических функций гласит: «группа транзисторов (в том числе, один нагрузочный), включенных между источником питания VDd и «землей», образует комбинационную логическую схему, состоящую из вентилей И, ИЛИ, И-НЕ, ИЛИ-HE». Базовый процесс восстановления предполагает выделение нагрузочных транзисторов и проведение операций в следующей последовательности.
Выделение одного нагрузочного транзистора, а затем выделение группы транзисторов, через которые (точнее, через интервалы «сток — исток» которых) можно «пройти» от этого нагрузочного транзистора до «земли». Таким образом может быть выделена группа транзисторов, показанная на рис. 5.13,а.
Формирование графа G, ребра которого соответствуют всем транзисторам группы, за исключением нагрузочного (транзисторы рассматриваются как двухполюсники «сток — исток»; наличие затвора игнорируется), а вершины — эквипотенциальным областям. Обозначив вершину, соответствующую потенциалу истока нагрузочного транзистора через s в кружке, а вершину, соответствующую потенциалу «земля», — через / в
а6
Рис. 5.13. Восстановление логических соединений, а — соединения между транзисторами; б— последовательно-параллельный граф; в —логические соединения.
кружке, можно построить двухвершинный (относительно этих$ и О последовательно-параллельный граф G.
Последовательно-параллельные упрощения графа G повторяют до тех пор, пока вершины s в кружке и t в кружке не будут соединяться одной ветвью. При этом, заменяя каждое последовательное отображение вентилем И, а каждое параллельное— вентилем ИЛИ, можно получить логическую схему, показанную на рис. 5.13, в. Отметим, что вентиль И (ИЛИ) ее последнего каскада заменяется вентилем И-НЕ (ИЛИ-НЕ).
Рассмотренная выше процедура производилась в предположении, что логика положительная. В случае же отрицательной логики вентили И (И-НЕ) и ИЛИ (ИЛИ-HE) следует поменять местами. Логические вентили обычно выполняют функции инвертора, и поэтому, как было отмечено для этапа [3], в последнем каскаде схемы вводится виртуальный вентиль НЕ. Кроме того, следует иметь в виду, что возможны случаи, когда реальные логические операции можно осуществить, обеспечив
эквипотенциальность на выходах каскадов, предшествующих оконечному, например, вентилю ИЛИ-HE рис. 5.13 («монтажная логика»). При автоматическом восстановлении логических функций весьма важно выявить ограничения, накладываемые, свойствами самих схем.
Проверка логических функций
Средства проверки правильности того, насколько логические соединения, восстановленные по результатам проектирования топологии, соответствуют исходной схеме, в основном делятся на три группы.
Автоматическое сравнение. Это методы сравнения/сопостав- ления результатов логического проектирования, с одной стороны, и логических соединений, восстановленных по результатам проектирования топологии, с другой — с помощью автоматической программы. Обычно логическое проектирование СБИС производится иерархически, с использованием концепции макровентилей и функциональных блоков. Вместе с тем при проектировании топологии кристалл нередко разделяют на несколько блоков (или ячеек) и производят для них иерархическое проектирование. Структуры уровней при логическом проектировании и при проектировании топологии ни в коем случае не совпадают. Однако разработчик сталкивается с необходимостью обеспечения такого соответствия, и если им заранее выполнены операции по приданию каждому блоку имен (обозначений), отражающих это соответствие, весьма эффективным средством проведения проверки можно считать автоматическое сопоставление для каждого блока каждого уровня.
Пределы, в которых задача об установлении эквивалентности двух схем может быть эффективно решена без установления соответствий между элементами, ограничены схемами с очень низким уровнем интеграции, и поэтому разработчик неизбежно должен считаться с указанными выше ограничениями и необходимостью дополнительных операций. Таким образом, недостатком методов проверки, базирующихся на использовании программ автоматического сравнения, является чрезмерное возрастание нагрузки на разработчика. С другой стороны, их преимуществом является возможность обнаружения местонахождения ошибки.
Логическое моделирование. Это методы, позволяющие оценить (с помощью программы логического моделирования — см. «Логическое проектирование СБИС», том 4), насколько
логические соединения, восстановленные по результатам проектирования топологии, соответствуют исходной схеме. Данные методы могут быть использованы для установления соответствия по топологическим схемам — соответствия только между входами и выходами логических схем, и поэтому в отличие от методов автоматического сравнения их преимуществом является сравнительно небольшая дополнительная нагрузка на разработчика. С другой стороны, их недостатком является трудность обнаружения местонахождения ошибки. Для определения местонахождения ошибки приходится решать весьма сложные задачи, относящиеся к области проектирования легко тестируемых схем (см. «Логическое проектирование СБИС», том 4). Дело в том, что в отличие от случая дефектов в средствах аппаратного обеспечения в данном случае причины появления ошибки, обусловленной невниманием оператора, весьма многообразны и выбор модели ошибки, имеющей определенный физический смысл, крайне затруднителен.
Графический вывод логических схем. Это методы, предусматривающие вывод информации о логических соединениях с помощью программы графического вывода в виде логических схем в визуальную проверку этих схем оператором. При визуализации логических схем в целях облегчения проверки желательно, чтобы они были представлены в виде, по возможности близком к тому, который был им придан разработчиком на этапе логического проектирования.
Реальные программы обладают способностью к упорядочению графической информации, а именно они обеспечивают равномерное распределение элементов (вентилей) по всей площади изображения; размещение вентилей, образующих макровентили и функциональные узлы, которое позволяет группировать эти вентили оптимальным образом; размещение выводов источников питания в верхней части схемы, а выводов «земля»— в нижней; размещение вентилей в соответствии с направлениями передачи сигналов.
Поскольку в данном случае, как и при логическом моделировании, почти отсутствует необходимость в нанесении на топологические схемы дополнительной информации, а также ввиду возможности визуальной проверки схемы оператором местонахождение ошибок может быть легко установлено. Это большое преимущество метода. Недостатками метода являются его непригодность в случае ИС с высоким уровнем интеграции, а также вероятность того, что при проверке схемы будут пропущены ошибки.
Проверка электрических характеристик
Моделирование схемы на этапах, предшествующих проектированию топологии, производится с использованием параметров стандартных моделей транзисторов и в предположении, что область, занятая межсоединением, имеет одинаковый электрический потенциал. Однако реальные значения указанных параметров определяются размерами рисунка транзисторов, и, кроме того, в зависимости от геометрии проводников в схеме появляются те или иные паразитные емкости и сопротивления. Поскольку результаты проектирования топологии могут, таким образом, оказаться неадекватными, необходимо проведение
Е-З Полукристаллическийкремний,ы=2К, I I Металл, w^3XК-2 мкмЕ-З Полукристаллическийкремний,ы=2К, I I Металл, w^3XК-2 мкмРис. 5.14. Опенка резисторов и емкостей как элементов с сосредоточенными постоянными, а — размеры проводника; б — пример топологии.Рис. 5.14. Опенка резисторов и емкостей как элементов с сосредоточенными постоянными, а — размеры проводника; б — пример топологии.
Е-З Полукристаллическийкремний,ы=2К, I I Металл, w^3X
К-2 мкм
Е-З Полукристаллическийкремний,ы=2К, I I Металл, w^3X
К-2 мкм
Рис. 5.14. Опенка резисторов и емкостей как элементов с сосредоточенными постоянными, а — размеры проводника; б — пример топологии.
Рис. 5.14. Опенка резисторов и емкостей как элементов с сосредоточенными постоянными, а — размеры проводника; б — пример топологии.
дополнительной проверки, которая позволяла бы решить вопрос о том, не ухудшились ли характеристики исходной схемы.
Для проверки электрических характеристик используется специальная процедура, предусматривающая вычисление значений параметров транзисторов, зависящих от геометрии рисунка, и значений параметров паразитных элементов, а затем проверку характеристик схемы с применением моделирующей программы. Однако вследствие ограничений на возможности моделирующей программы проверка кристалла в целом нереальна, и на практике кристалл разделяют на несколько функ-
циональных блоков и производят проверку только для тех его областей, которые оказывают наибольшее влияние на характеристики схемы.
Вторая половина проверки электрических характеристик — это в сущности решение задачи анализа схемы (гл. 3), и поэтому здесь на типовом примере расчета параметров элементов по геометрии рисунка будет рассмотрена лишь ее первая половина. При этом целью расчета указанных параметров является не анализ сложных дифференциальных уравнений, а оценка (с помощью простых вычислений, не требующих больших затрат времени) их приближенных значений в тех пределах, в которых можно говорить об ухудшении характеристик.
В терминах сосредоточенных постоянных величину сопротивления г и емкости с проводника можно рассчитать по следующим уравнениям (рис. 5.14, а):
С"|1!= 1. (5.2) r=pl(w (
где /, w— длина и ширина проводника; р (Ом); £(пФ/мкм2)— постоянные, зависящие от материала и толщины (d) проводника.
Так, например, для геометрии, показанной на рис. 5.14, б, сопротивление г и емкость с между выводами А и В определяются как
г=0,03.[(50+30)/6] + 50*(40/4) ~ 500 Ом,
с = 0,3 • 1 О*4 • (50+30) • 6 + 0,4 • I О"4 • 40 • 4 ^ 0,021 пФ, (5.3)
где р (металл) =0,03; р (поликристаллический кремний) =50; Р (металл) =0,3-10-4; р (поликристаллический кремний) = = 0,4-10"4.
При оценке паразитных сопротивлений транзистора, показанного, например, на рис. 5.15, нельзя пренебрегать отклонениями потенциала в областях истока, стока и канала, ввиду чего необходимо численно оценить его распределение. Для этого, как показано на рис. 5.15, распределение потенциала, создаваемое при приложении единичного напряжения между истоком и стоком, следует рассматривать на конечном числе точек, как показано на рис. 5.15. Положив в основу оценки распределение потенциала относительно указанных точек, воспользовавшись методом наименьших квадратов и обозначив через Ki среднее значение напряжения на границе между стоком и каналом, а через Кг среднее значение напряжения между каналом и истоком, приближенные значения сопротивления стока Rd и
сопротивления истока Rs можно рассчитать следующим образом:
R4-0-^L R.-V^I, где 1— ток, проходящий при приложении единичного напряжения между стоком и истоком.
Рис. 5.15. Оценка паразитных сопротивлений в транзисторе.
Точность данного метода оценки тем выше, чем больше количество выбранных точек. Однако при увеличении их количества растет требуемое для проведения вычислений время, и поэтому количество точек должно выбираться оптимальным.
Алгоритмы и структура данных в вычислительной геометрии
Вычислительной геометрией называется научная дисциплина, вводящая в область традиционной геометрии представление о вычислительной сложности. Ее задачей является построение алгоритмов, позволяющих эффективно решать связанные с топологией задачи. Методической основой традиционной геометрии является решение задач путем их непосредственной оценки с помощью органов зрения. Вычислительная же геометрия должна, в частности, обеспечивать четкое представление о том, в какой мере возрастают объем памяти и необходимое для вычислений время, если объем заданной графической информации достаточно велик.
Вычислительная геометрия развивалась на фоне технического прогресса в таких областях, как обработка изображений, создание баз данных для строительной техники, обработка картографической информации и т. и. Однако за последние годы ее развитие было замете ускорено благодаря стремительному прогрессу в области СБИС. Особенностью задач по обработке графической информации при проектировании СБИС является то, что это «двумерные задачи». Поскольку такая особенность имеет место, целесообразно рассмотреть алгоритмы, основанные на ее эффективном использовании
В данном разделе, исходя из результатов, достигнутых в последнее время в области решения задач по обработке двумерных изображений, производится выделение подзадач, общих для разнообразных задач, относящихся к обработке рисунка масок СБИС, и предлагается одинообразная методика их решения.
В первую очередь применительно к множествам отрезков или точек, лежащих иа плоскости, обсуждается структура данных, позволяющая эффективно производить такие элементарные операции, как INSERT (введение элемента), DELETE (исключение элемента), MEMBER (решение вопроса о принад лежности элемента множеству) и т. п. Затем рассматривается алгоритм сканирования в плоскости, являющийся базовым при анализе всех типов плоских изображений. В дальнейшем с использованием этих концепций производится выделение частных задач по обработке графической информации и выводится алгоритм, позволяющий эффективно решать эти задачи.
В рассматриваемых здесь задачах по обработке графической информации разнообразные графические операции, используемые при проверке топологии, переводятся в абстрактную, обобщенную форму. При решении этих задач используются алгоритмы, базирующиеся на самых современных достижениях, причем принципы построения новых схем проверки топологии в определенной мере отражают эти достижения. Вместе с тем, как известно, многие современные программы используют алгоритмы, дающие возможность их принципиального улучшения. Отметим также, что эти алгоритмы могут быть использованы не только для проверки топологии, но и для решения задач трассировки без введения графов типа «решетки», а также обеспечения возможности сжатия при символьной топологии.
Базовые структуры данных
При решении разнообразных задач вычислительной геометрии в качестве типовых широко применяются две следующие эффективные структуры данных.
Уравновешенное дихотомическое дерево (AVL-дерево). Эго структура данных, позволяющая эффективно производить сле
дующие элементарные операции применительно к упорядоченному множеству S и его элементам а (а— имя элемента, а также его значение):
MEMBER — решение вопроса о принадлежности a^S;
INSERT — введение элемента а, т. е. S-^-SUW;
DELETE — исключение элемента, т. е. S-<-5—(а);
LEFT — нахождение максимума в подмножестве S, т. е. {&eS|6<a};
RIGHT — нахождение минимума в подмножестве S, т. е.
Vb^S\b>a^
Если т— количество элементов множества S, то в качестве
указанные вышеуказанные вышеРис. 5.16. AVL-дерево.Рис. 5.16. AVL-дерево.структуры данных, позволяющей реализовать
указанные выше
указанные выше
Рис. 5.16. AVL-дерево.
Рис. 5.16. AVL-дерево.
операции за время О (log/и) на 1 операцию (в наихудшем случае), может быть использовано уравновешенное дихотомическое дерево (дерево, высота которого приближенно равна логарифму количества его вершин). В качестве такового здесь выбрано AVL-дерево.
AVL-дерево — это дихотомическое
дерево поиска с уравновешенной струк
турой, т. е. структурой, в которой для каждой из его вершин
разность высот его левого и правого поддеревьев не превышает 1 (рис. 5.16). Вершины дерева располагаются по так называемой промежуточной последовательности в соответствии с их значениями. Под промежуточной понимается последовательность, для каждой вершины которой выполняется следующее условие:
[значение вершины, принадлежащей левому поддереву] ^ < [значение корня] С [значение вершины, принадлежащей
правому поддереву].(5.4)
Вследствие того что дерево обладает уравновешенной структурой, а также удовлетворяет условию (5.4), указанные выше операции могут быть выполнены за время, пропорциона чьное высоте дерева, т. е. logm. Если в результате проведения операций INSERT и DELETE баланс структуры дерева окажется нарушенным, его можно восстановить за время О (logm).
Дерево сегментов. Деревом сегментов называется структура данных, позволяющая производить для множества S из m отрезков, лежащих на плоскости, не только операции INSERT и
DELETE, но и элементарную операцию QUERY, т. е. операцию перечисления отрезков (элементов S), пересекающихся с вертикальной прямой х=а, где а — заданная величина. Эта структура имеет вид полного дихотомического дерева, показанного на рис. 5.17, б. Его «листья» соответствуют малым смежным интер- 5.17, а. Каждая вершина дерева отображает интервал, являющийся объединением двух интервалов последующих вершин.
Если задано tn отрезков, то для построения дерева в первую очередь необходимо упорядочить 2m их краевых точек в зависимости от их координаты х. После этого весь интервал на числовой оси можно считать разделенным этими краевыми точками на (2m—1) или менее малых интервалов. Теперь может быть построено полное дихотомическое дерево, в котором «листьям» соответствует не более (2m—1) малых интервалов (если количество малых интервалов не является степенью числа 2, это количество следует дополнить до точной степени, введя «пустые» ин- 5т подготовить двунаправленную
валам, ИЗ'
А ?
ным на
рис.
Инт.
а
с
Г
Представление отрезков
Рис. 5.17.
посредством а — отрезки сегментов.
дерева сегментов. А, В, С; б —дерево
тервалы).
Кроме того,
списковую структуру с целью записи имен отрезков для каждой вершины у. Отрезок L включается в двунаправленный список v только в том случае, если он содержит интервалы, соответствующие и, и совсем не содержит интервалов, соответствующих вершине, порождающей у (рис. 5.17, б).
Дерево сегментов, имеющее двунаправленный список, обладает следующими свойствами.
Имеется не более двух вершин одного уровня, для которых двунаправленный список содержит определенный отрезок L.
Имеется не более четырех поддеревьев с корнями, находящимися на одном уровне, для которых двунаправленный список содержит определенный отрезок L.
Поэтому число операций, требуемых для введения одного отрезка L, может быть сведено к О (log m).
Количество вершин, для которых двунаправленный список содержит определенный отрезок L, не превышает O(logm).
Поэтому число операций, требуемых для исключения одного отрезка Л, может быть сведено к O(log/zz).
Количество вершин, лежащих на маршруте от корня до данного «листа», для которых двунаправленный список содержит определенный отрезок L, не превышает одной.
Поэтому время, необходимое для проведения операции QUERY, может быть сведено к О (logт+А), где к — количество перечисленных отрезков.
То, что объем памяти, необходимый для запоминания информации о дереве сегментов, составляет O(mlogzn), вытекает из [3].
Алгоритм сканирования в плоскости
Алгоритм сканирования в плоскости представляет собой базу для эффективного решения ряда задач, относящихся к плоским фигурам, например к задачам, связанным с операциями над рисунком масок БИС. Качественно он несколько напоминает метод рабочего списка. Будем считать, что горизонтальная линия сканирования перемещается сверху вниз.
В качестве входных в общем случае вводятся данные о координатах для п точек. Если на вход должны поступать данные об отрезках, задаются координаты их крайних точек, а если данные о прямоугольниках — координаты их вершин при обходе прямоугольника по периметру. На первом этапе использования алгоритма сканирования в плоскости производят упорядочение этих точек по их координате у (в порядке убывания). Полученный таким образом список назовем У-оче- редью. Затем в качестве списка, фиксирующего множество отрезков и точек, пересекающихся в определенный момент времени с линией сканирования S при ее перемещении сверху вниз, составим так называемую Х-таблицу, соответствующую рабочему списку разд. 5.1.2. Элементы Х-таблицы служат ключами для выбора значения координаты х на линии S. Первоначально список будет пустым.
Обычно позиции, в которых производится обновление и сравнение элементов Х-таблицы, совпадают со значением координат вершин, введенных в качестве входных данных. Однако в некоторых задачах также рассматриваются точки пересечения двух отрезков. Множество вершин, представленных в виде Y-очереди на первом этапе, просматриваются в порядке убывания координаты у. Обновление Х-таблицы производится с применением операции введения отрезка, выходящего из вершины и направленного вниз, если вершина совпадает с верхним концом отрезка (с большей координатой у), операции исключения
отрезка, направленного вверх, если вершина совпадает с нижним концом отрезка, и операции перемены позиций двух отрезков, если они пересекаются. В зависимости от вида задачи помимо операций введения, исключения и т. п. могут быть использованы и некоторые другие, дополнительные операции.
Упорядочение п вершин по их координате у, согласно данному алгоритму, может быть реализовано за время О (/г log и). Операции введения и исключения, проводимые О(п) раз, выполняются до тех пор, пока линия сканирования S не переместится по вертикали полностью, и поэтому при использовании уравновешенного дерева в качестве конкретной структуры данных /-таблицы все операции могут быть выполнены за время О (и log м). Таким образом, временная сложность алгоритма сканирования в плоскости в целом определяется как O(/ilogn). Если в /-таблицу введены данные о точках пересечения двух отрезков, временная сложность алгоритма определяется как О( (n + £)ldgn), где к — число точек пересечения.
Базовые задачи обработки изображений
Рассмотрим типовые задачи вычислительной геометрии, представляющие собой основу задач анализа рисунка масок, решаемых при проектировании и верификации топологии, ограничиваясь при этом вопросом об алгоритмах, используемых при их решении, и их вычислительной сложности.
Задачи о пересечении отрезков. Исследуем задачу о пересечении отрезков, если на плоскости задано всего п отрезков. Для простоты будем считать, что все отрезки, как показано на рис. 5.18, направлены горизонтально или вертикально. Исходя из постановки задачи, а именно из попытки «определить, пересекаются или нет два отрезка», можно было бы ожидать, что- требуемое для этого количество операций составит О(п2). Однако при использовании алгоритма сканирования в плоскости решение может быть получено более простым способом.
При использовании этого алгоритма элементы, первоначально упорядочиваемые в виде У-очереди, представляют собой краевые точки вертикальных отрезков и горизонтальные отрезки. Кроме того, элементы, регистрируемые в /-таблице при каждом положении линии сканирования S, представляют собой совокупность вертикальных отрезков, пересекающихся с S. Операции, производимые при просмотре элементов из У-очереди, в зависимости от вида этих элементов делятся на три следующих группы.
Если обнаруживается верхняя краевая точка некоторого вертикального отрезка V, отрезок V вводится в Х-таблицу (INSERT).
Если обнаруживается нижняя краевая точка некоторого вертикального отрезка V, отрезок V исключается из Х-таб- лицы (DELETE).
Если обнаруживается некоторый горизонтальный отрезок Н, то, очевидно, горизонтальный отрезок Н пересекается с каждым вертикальным отрезком Х-таблицы и соответствующие результаты поступают на выход.
Если Х-таблица представляется с использованием сбалансированного дерева, то операции [1], [2] выполняются за время
.Обновление!'просмотр Х-таблицы.Обновление!'просмотр Х-таблицыРис. 5.18. Задача о пересечении горизонтальных и вертикальных отрезков. Пары пересекающихся отрезков [(4, D), (4, £), (В, О), (С, f), (С, G)].Рис. 5.18. Задача о пересечении горизонтальных и вертикальных отрезков. Пары пересекающихся отрезков [(4, D), (4, £), (В, О), (С, f), (С, G)].
.Обновление!
'просмотр Х-таблицы
.Обновление!
'просмотр Х-таблицы
Рис. 5.18. Задача о пересечении горизонтальных и вертикальных отрезков. Пары пересекающихся отрезков [(4, D), (4, £), (В, О), (С, f), (С, G)].
Рис. 5.18. Задача о пересечении горизонтальных и вертикальных отрезков. Пары пересекающихся отрезков [(4, D), (4, £), (В, О), (С, f), (С, G)].
О (log л) на 1 цикл. Количество циклов, за которое выполняется операция [3], очевидно, равно числу пар пересекающихся отрезков к. Вместе с тем количество элементов У-очереди не превышает 2л, вследствие чего общее время обработки равно О (л log п+Л).
Если отрезки, исследуемые в задаче о пересечении, расположены под произвольными углами, помимо операций INSERT/DELETE для получения точек пересечения двух отрезков необходимо выполнять элементарные операции LEFT/ /RIGHT. Кроме того, поскольку в У-очереди имеется к точек пересечения, общее время обработки равно O((n+^)lojgn). В наихудшем случае А=О(л2), однако на практике нередко к=О(п), вследствие чего эффект оказывается большим, чем предусматривает использование алгоритма, основанного на общих соображениях.
Задача о пересечении прямоугольников. Рассмотрим задачу о пересечении прямоугольников, если на плоскости задано п прямоугольников со сторонами, параллельными координатным осям (рис. 5.19). Возможны два следующих случая пересечения (наложения) двух прямоугольников: 1) стороны прямоугольников пересекаются; 2) один прямоугольник полностью содержит другой.
В первом случае с применением алгоритма, рассмотренного применительно к задаче о пересечении отрезков, решение может быть найдено за время, равное O(nlogn+k), где к — количество пар пересекающихся прямоугольников.
Во втором случае необходимо заново рассмотреть п точек, что позволило бы отобразить каждый прямоугольник его внутренними точками (достаточно одной вершины). Информацию об этих характеристических точках, а также верхних и нижних сторонах прямоугольников вводят в У-очередь и применяют алгоритм сканирования в плоскости. При этом в качестве структуры данных целесообразно использовать дерево сегментов. Если элементы, выводимые из У-оче- реди оказываются верхней (ниж-
щихся прямоугольников [(Л, В), ней) стороной, то выполняется (Л, О), (В, С), (О, В), (О, F), включение (исключение), если (£, f)].элементы являются характери
стическими точками прямоугольника, то выполняется операция (QUERY), после этого можно исследовать отношение включения прямоугольников, проводя несложные операции. Временная сложность этого алгоритма составляет О(п log л+&).
В соответствии с вышеизложенным время решения и объем памяти для задачи о пересечении прямоугольников составляет О(л logn+^).
Классификация внутренних и внешних точек многоугольников. Применительно к многоугольнику (или многоугольникам), лежащему на плоскости, рассмотрим задачу о классификации множества заданных точек на внешние по отношению к нему и внутренние. В качестве входных данных вводятся вершины многоугольника, которые следует обходить по часовой стрелке для его внешнего контура и против часовой — для внутреннего.
В качестве простых средств решения задачи можно предложить алгоритм, предусматривающий проведение отрезков, параллельных оси х или оси у, через каждую исследуемую точку, определение количества пересечений этих отрезков со сторонами многоугольника и решение вопроса о том, является ли эта точка внешней или внутренней в зависимости от того, будет ли количество этих пересечений четным или нечетным; или же алгоритм, позволяющий решить вопрос на основе оценки направления ближайшей стороны (если направления сторон заданы во входных данных) при ее рассмотрении из исследуемой точки. Если п— число вершин, а р— число заданных точек, то в обоих случаях время обработки должно составлять О(пр).
Рис. 5.20. Классификация точек замкнутой области наРис. 5.20. Классификация точек замкнутой области навнешние и внутренние.внешние и внутренние.
Рис. 5.20. Классификация точек замкнутой области на
Рис. 5.20. Классификация точек замкнутой области на
внешние и внутренние.
внешние и внутренние.
Ниже будет показано, что с использованием алгоритма сканирования в плоскости задача может быть решена за время O((n+p)logn). Как следует из рис. 5.20, всю фигуру делят горизонтальными линиями, проходящими через вершины внутренней и внешней областей, на самое большее (п+1) полос и для каждой полосы решают вопрос о том, являются ли лежащие внутри ее точки внешними или внутренними по отношению к заданному прямоугольнику.
Элементы, упорядочиваемые в виде У-очереди при использовании алгоритма сканирования в плоскости, — это п вершин и р точек. Вместе с тем если вершины представляют собой верхние концы сторон, то в качестве дополнительной информации могут запоминаться направления этих сторон. Кроме того, элементы, фиксируемые в Х-таблице для каждой полосы, составляют множество пересекающих их (негоризонтальных) сторон.
Операции, производимые при выводе одного элемента из Y-очереди, делятся на три группы.
Если выводится верхняя концевая точка стороны Е, то сторона Е вводится в Х-таблицу (INSERT).
Если выводится нижняя концевая точка стороны Е, то сторона Е исключается из Х-таблицы (DELETE).
Если выводится одна из точек р, то с использованием операции RIGHT (LEFT) из Х-таблицы выводится сторона Е, находящаяся ближе всего справа (слева) по отношению к этой точке. Если такой стороны не существует или же сторона Е направлена вверх (вниз), то точка считается внешней, а во всех прочих случаях — внутренней.
Если /г элементов Х-таблицы могут быть отображены уравновешенным деревом, то указанные выше элементарные операции INSERT, DELETE, RIGHT (LEFT) могут быть реализо- .ваны за время О (log п). Однако количество элементов Y-очереди не превышает (п + р), и поэтому общее время обработки составляет O((« + p)log/i).
Разделение многоугольников на области. Рассмотрим задачу о разделении лежащего на плоскости многоугольника на множество непересекающихся прямоугольников или трапеций. Если для формирования рисунка маски используется аппаратура с оптическим экспонированием, то элементарные изображения будут иметь форму прямоугольников, а при использовании аппаратуры с экспонированием электронным лучом — форму трапеций. В первом случае может быть допущено наложение прямоугольников, т. е. многоугольник произвольной формы с внутренними углами более 90° (кратными 45°) может быть перекрыт группой прямоугольников (рис. 5.1, б). Кроме того, при ограничении анализа ху-прямоугольниками, т. е. прямоугольниками только с горизонтальными и вертикальными сторонами допущение наложения, как правило, позволяет перекрывать многоугольник меньшим числом прямоугольников. Однако считается, что задачи на минимальное перекрытие относятся к классу ^/?-cлoжныx, на практике они решаются с применением специальных эвристических алгоритмов. Если минимальное разделение необходимо выполнить за полиномиальное время, то рассматривают задачу о разделении лт/-много- угольника на минимальное количество не перекрывающихся прямоугольников. Для второго случая вследствие конструктивных ограничений, свойственных типовой аппаратуре с экспонированием электронным лучом, целесообразно ограничиться разделением изображения на трапеции с параллельными верхним и нижним основаниями (рис. 5.1, в).
Разделение ху-многоугольников на прямоугольники. Пусть ху-многоугольник, не являющийся прямоугольником, имеет по меньшей мере одну внутреннюю вершину, т. е. вершину с внутренним углом 270°. Проведя через внутренние вершины вертикальные или горизонтальные линии раздела, как показано на рис. 5.21, можно получить один из вариантов разделения. Строго говоря, количество прямоугольников, на которые может быть разделен многоугольник, равно
р = (н/2)4-1С’ — к—d, (5.5)
где п— количество вершин многоугольника; w—количество внутренних областей; к—количество связанных областей (на рис. 5.21 гс’ =1, /г = 1); d— целое число, зависящее от способа разделения; иначе — количество вырожденных линий раздела, т. е. линий, соединяющих внутренние вершины с одной и той же координатой х(у).
Рис 5 21 Разделение лч/-много>гольника на прямоугольники а — горизонтальное разделение. б — разделение на минимальное число прямоугольников
На рис. 5.21 толстыми линиями показаны вырожденные линии раздела.
Следовало бы ожидать, что на практике при проведении подобного разделения, исходя из постановки задачи для получения точек пересечения сторон и линий раздела (для каждой линии раздела), потребовалось бы О(п) операций, а в целом время обработки составило бы О(п2). Однако, если, как показано на рис. 5.21, а, ограничиться проведением лишь горизонтальных линий раздела, можно использовать алгоритм сканировав 19*
ния в плоскости. Тогда, представив все горизонтальные стороны в виде У-очереди и сведя вертикальные стороны, пересекающиеся с линией сканирования, в Х-таблнцу (структура данных— уравновешенное дерево), процедуру разделения можно завершить за время О (п log п). Однако каждый раз при выводе горизонтальной стороны из У-очереди необходима дополнительная операция «по выявлению прямоугольника, находящегося непосредственно над ним>.
Задача минимизации количества прямоугольников р, на которое производится разделение, эквивалентна задаче «максимизации количества непересекаемых вырожденных линий раздела d^. В этой связи, исходя из утверждения о том, что «горизонтальные (вертикальные) линии раздела не пересекаются», целесообразно вернуться к задаче обеспечения максимального согласования двудольных графов. Применительно к задаче максимального согласования горизонтальных и вертикальных отрезков предложен алгоритм нахождения оптимального решения за время обработки O(zn3/2 log/n) при объеме памяти O(znlogm), основанный на использовании дерева сегментов, где т(<п)—возможное общее количество вырожденных линий раздела. Пример разделения на минимальное количество прямоугольников представлен на рис. 5.21, б.
Разделение многоугольников на трапеции. Разделение на трапеции можно реализовать, если, как показано на рис. 5.1, в, ограничиться проведением только горизонтальных линий раздела и несколько модифицировать алгоритм сканирования в плоскости, используемый при разделении на прямоугольники. Другими словами, поставив в соответствие горизонтальные стороны и вершины, которые не являются концами горизонтальных сторон, горизонтальным сторонам ху-многоугольника, а также поставив в соответствие вертикальные и наклонные стороны вертикальным сторонам ху-многоугольника и воспользовавшись описанным выше алгоритмом сканирования в плоскости, задачу разделения на трапеции можно также решить за время О(п logп). Строго говоря, количество трапеций, которое может быть при этом получено, составляет
p=2n—h + w—fe—dH> (5.6)
где h — количество горизонтальных сторон; dH — количество горизонтальных вырожденных линий раздела.
Изменение масштаба. Если форма многоугольной области и модифицируемое расстояние (ширина) d заданы, то, как показано на рис. 5.6, под увеличением или уменьшением масштаба понимается изменение размеров исходной фигуры толь-
ко в модифицируемой области. Однако форма исходного рисунка при этом сохраняется необязательно. Для простоты будем считать, что исследуемая область представляет собой ху-пря- моугольник. В этом случае, несмотря на то что после увеличения (уменьшения) ее размеров по оси х ее площадь, очевидно, увеличивается (уменьшается), в результате может быть получена область, эквивалентная той, которая была бы получена в результате одновременного увеличения (сжатия) исходной. Кроме того, поскольку операции по увеличению и уменьшению размеров в основе своей эквива
лентны, достаточно рассмотреть алгоритм только увеличения размеров фигуры по оси х.
Рис. 5.22. Увеличение размера по оси х. а — исходная последовательность вершин; б — последовательность вершин после преобразования; в — форма фигуры после преобразования.Рис. 5.22. Увеличение размера по оси х. а — исходная последовательность вершин; б — последовательность вершин после преобразования; в — форма фигуры после преобразования.Ввиду того что при увеличении размеров х//-прямоугольника по оси х координаты у его вершин не изменяются, алгоритм сканирования в плоскости, используемый при разделении на прямоугольники, может быть применен в данном случае практически без изменений. Так, например, процедура группирования элементов в У-очередь и Х-таб- лицу, а также принцип использования уравновешенного дерева в качестве структуры данных Х-табли- цы остаются теми же, что и в случае разделения на прямоугольники. Дополнительными ограничениями в данном случае являются лишь операции нахождения стороны В, соседней и внешней по отношению к стороне Д, осуществляемые каждый раз, когда в Х-таблицу вводится новая вертикальная сторона А (операция LEFT по отношению к отрезку Д, рис. 5.22, а), а также операция по изменению последовательности характеризующих область вершин, осуществляемая для того, чтобы, если длина отрезка АВ окажется меньше 2d, этот отрезок стал бы внутренним по отношению к области. Если последовательность вершин представить посредством кольцевого списка с двунаправлен-
Рис. 5.22. Увеличение размера по оси х. а — исходная последовательность вершин; б — последовательность вершин после преобразования; в — форма фигуры после преобразования.
Рис. 5.22. Увеличение размера по оси х. а — исходная последовательность вершин; б — последовательность вершин после преобразования; в — форма фигуры после преобразования.
ным указателем, то зти операции могут быть выполнены за постоянное время (для одной вертикальной стороны). Если кроме того, после сканирования по горизонтали переместить координату каждой вершины х во внешнем направлении только на расстояние d (пересечения сторон при этом не происходит), то задачу увеличения размеров области по оси х можно считать решенной (рис. 5.22, б). Время, требуемое на операции, дополнительные по отношению к алгоритму сканирования вплоск< ст и, составляет О (и), вследствие чего общее время, требуемое на процедуру изменения масштаба, составляет О (и log и). Отметим также, что ни при увеличении, ни при уменьшении размеров фигуры количество ее вершин не возрастает.
Количественные операции с многоугольниками. Данные о» размерах многоугольников, показанных, например, на рис. 5.5, могут быть получены одновременно, в результате одного цикла реализации алгоритма сканирования в плоскости. Данные о- длине периметра могут быть получены просто путем просмотра входных данных. Данные о площади можно получить, взяв сумму площадей всех трапеций после разделения фигуры на трапеции.
Если задан алгоритм отыскания минимальной ширины, он может быть использован и для нахождения минимального расстояния и для нахождения минимального расстояния включения. В любом случае минимальное расстояние для данной области (может состоять из нескольких смежных подобластей) совпадает с минимальной шириной для области, ее дополняющей (операция НЕ), а расстояние включения для областей А и В ^ВаА) равно минимальной ширине для области А—В (операция исключения).
При использовании рассмотренного выше алгоритма сканирования в плоскости минимальную ширину для многоугольника с п вершинами можно получить за О (п log п) операций. Вместе с тем задача нахождения минимальной ширины в сущности является задачей отыскания не «манхэттенского» (Li), а евклидова (Лг) расстояния, и поэтому дополнительные операции при ее решении довольно сложны. В данной книге обозначения некоторых конкретных этапов обработки опущены, и поэтому здесь целесообразно дать определение термину «минимальная ширина», являющемуся базовым при формировании конкретных алгоритмов.
Определение (минимальная ширина). Если две точки Л, В лежат на границе 6R многоугольной области R, соединяющей эти точки, отрезок АВ находится полностью внутри R и для отрезка А'В', соединяющего произвольную точку A'edR, лежащую в окрестности точки А, и точку B'edR, лежащую в окрестности точки В, выполняется соотношение [длина ЛВ]^ <. [длина Л'В'], то расстояние АВ называется минимальным, а наименьшее из минимальных расстояний между двумя точками на границе называется минимальной шириной для многоугольника R.
Предметный указатель
Алгоритм векторный 269
— битовой карты 268
— размещения 213
итерационный 217
—по методу парных перестановок 218
по методу Штейнберга 219
по силонаправленному методу релаксации 218
конструктивный 214
по методу «роста пучка» 214
по методу дихотомического деления 216
по силонаправленному методу 215
по методу случайного размещения 217
— трассировки 222
Ли 227
Алгоритмы вычислительной геометрии 281
Задача группирования 216
— о трассировке распределительного щита 236
— разделения 208
— размещения одномерная 220
— сжатия 240
— ^-полная 253
Затвор 43
— плавающий 104
Инвертор МОП 64
базовая схема 65
Исток 44„
Класс сложности Р 251
NP 253
Коэффициент инвертора 70, ?
Краута метод 150
Кривая обучения 15
Кука теорема 255
Блок первого уровня 29
— второго уровня 31
Буфер адресный 105
Вентиль инвертирующий 77
— передачи 85
— с тремя состояниями 78, 83
Верификация 259
Дерево AVL 283
Дешифратор адреса 104
«Доглег» метод 235
Макроячейка 184 матрица вентильная 17 — транзисторная 18 Метод анализа разрезов 145 разреженной таблицы 145 — — циклов 145 — вентильных матриц 193 — временной развязки сигналов 163 — полиячеек 199 — полос 265 — рабочего списка 266 — разделения на области 265 — стандартных блоков 197 Моделирование событийное 162 — смешанное 166 — электронное 129
«сверху вниз» 132
— — «снизу вверх»
Модель биполярного транзистора 167
Эберса — Молла 168
Гаммела— Пуна 170
— ключевая 81
— кусочно-линейная 149
— МОП-транзистора 171
Шихмана — Ходжеса 173
Фромана — Бенчковски —
Вадаса 174 — «постепенного» канала 47 Мура закон 9
Напряжение пороговое МОП-транзистора 45
Ньютона многоуровневый метод 164
Ньютона —Рафсона метод 154
Оценка топологии 204
Оцуки — Фудзисава — Кумагаи
метод 155
Передаточная характеристика инвертора 67*
Переключатель матричный 107
ПЗУ 17
ПЛМ 17, 105
Представление данных 135
в виде графов 136
списков 137
матричное 136
— матричное законов Кирхгоффа 141
Программа моделирования 139
MEDUSA 165
MOTIS 167
SPLICE 166
Проектирование автоматическое 24
— бездефектное 19
— заказных СБИС 23
— машинное 22
— полузаказных СБИС 23
— ручное 23
— «сверху вниз» 26
— «снизу вверх» 26
— топологии иерархическое 192
— физическое 19
— электрическое 19
Расстояние манхэттэнское 229
Регистр динамический 93
— магазинного типа 94
— обратного магазинного типа 95
— сдвиговый 93
реверсивный 94
Режим прокола 49
Рента правило 29
СБИС аналоговые 11
— цифровые 11
— заказные 17
— полузаказные 17
Сборка 27
Система диалогового проектирования 241
—универсальная 243 специальная 243
Состояние «плавающее» 78, 83
Сток 44
Структура данных в вычислительной геометрии 282
Схема базовая 34
на МОП-транзисторах 50
— биполярная насыщенная 112
ненасыщенная 112
— группового сдвига 108
— И2Л 123
— логическая с отношением 75
без отношения 76
— с предзарядом 91
— типа «домино» 90
— ТТЛ с буферными каскадами 117
открытым коллектором 117
— ТТЛШ 118
— эквивалентная 35
— ЭСЛ 119
Ток предпороговый 46
Топология 21
— символьное представление 21, 192, 238
Трассировка по канальному методу 233
методу лабиринта 233
— ограниченного поиска 226
поиска по отрезкам прямых 224
— распространения по сетке 227
стволов и ветвей 234
Транзисторы биполярные 43
модель одномерная 54
— — обозначение 59
эквивалентная схема Эберса — Молла 58
с паразитным рлр-тран- зистором 59
— полевые 43
МОП 23
— — — л-канальные 44
р-канальные 44
с затвором Шотки 52
с изолированным затвором 43
с рл-переходом 43
— статические ТТЛ-схем 112
Хэширования метод 138
Штейнера дерево 202
Уравнения схемы 143
Устройство арифметическое 108 — запоминающее 96 постоянное 96, 103 программируемое 103 с масочным программированием 103
со стиранием 103 с ПВ 96 динамическое 100 статическое 98
Характеристика динамические КМОП- инвертора 75
Эйлера метод с прямой подстановкой 156
Элемент возбуждающий инвертора 65
нагрузки инвертора 65
Эрли эффект 60
Эффект взаимной связи 146
«защелкивания» КМОП-структуры 76
— отсечки канала 48
Ячейка памяти динамическая 100
однотранзисторная 101
трехтранзисторная 100
четырехтранзисторная 100
Оглавление
Предисловие редактора перевода .. .5
Предисловие 6
8919278919273434649211034346492110Глава 1. Направление проектирования СБИС
8
9
19
27
8
9
19
27
34
34
64
92
110
34
34
64
92
110
Общие характеристики СБИС
Методы проектирования СБИС
Сборка
Глава 2. Базовые схемы
Базовые элементы и их характеристики
Базовые логические схемы на МОП-структурах .. .
Функциональные устройства на МОП-структурах. .
Базовые логические схемы на биполярных транзисторах
Глава 3. Моделирование электронных схем129
Проектирование и моделирование электронных схем ..129
Уравнения электронныхсхем141
Численные методы решений уравнений электронных схем 149
Модели транзисторов167
Глава 4. Проектирование топологии181
Общие сведения о методике разработки топологии..182
Разделение и группирование логических схем ...208
Алгоритмы размещения213
Алгоритмы трассировки межсоединений222
Проектирование символьной топологии237
Проектирование топологии в диалоговом режиме..241
Сложность вычислений при проектировании топологии248
Глава 5. Верификация топологии«...258
Анализ рисунка маски259
Геометрическая проверка269
Проверка соединений междусхемами272
Проверка электрическиххарактеристик278
Алгоритмы и структура данных в вычислительной геометрии 280
Предметный указатель296
УВАЖАЕМЫЙ ЧИТАТЕЛЬ!
Ваши замечания о содержании книги, ее оформлении, качестве перевода и другие просим присылать по адресу: 129820, Москва, И-110, ГСП, 1-й Рижский пер., 2, издательство «Мир».
Учебное издание
Макото Ватанабэ, Кинихиро Асада,Кэндзи Кани, Тацуо Оцуки
ПРОЕКТИРОВАНИЕ СБИС
Зам. зав. редакцией Э. Н. БадиковСтарший научный редактор Н. В. СерегинаМладший научный редактор Ю. Л. ЕвдокимоваХудожник В. С. СтуликовХудожественный редактор Н. М. ИвановТехнический редактор А. Л. ГулинаКорректор С. А. Денисова
ИБ № 6261
Сдано в набор 21.01.88. Подписано к печати 31.05.88. Формат 60X90V16. Бумага типографская № 1. Печать высокая. Гарнитура литературная. Объем 9.5 бум. л. Усл. печ. л. 19. Усл. кр.-отт. 19. Уч.-изд. л. 17.63. Изд. № 6/5293. Тираж 30 500 экз. Зак. 51. Цена 1 р. 70 к.
Издательство «МИР» В/О «Совэкспорткнига» Государствен-ного комитета СССР по делам издательств, полиграфии икнижной торговли. 129820, ГСП. Москва. И-110, 1-й Риж-ский пер., 2.
Московская типография № И Союзполиграфпрома при Государственном комитете СССР по делам издательств, полиграфии и книжной торговли. 113105, Москва, На1атинская ул., д. 1.
Проектирование СБИС
еаемешеаемеш
еаемеш
еаемеш
ПРОЕКТИРОВАНИЕ
СБИС
■Ш •••■••ев» ее* е • о ,•:••*■■. ■ ■■■••..■•ее» • ■ ■ ■ - €#Ж*е*Я ..•■мни
. шеееем . ^* «еееш
еиздательство’мир
■жеметсн ж-евеш-ыа *•» -ж-б^жя
VLSI0KM
Жй КЖИЖ»™*-Л№Ж*
ЖШЖЖ
М. Ватанабэ, К. Асада, К. Кани, Т. Оцуки
П роектированиеСБИС
Перевод с японскогоГ. Б. Звороно
под редакциейканд. техн, наук Л. В. Поспелова
Москва «Мир» 1988
ББК 32.97
П79 УДК 681.3
Проектирование СБИС: Пер. с япон./Ватанабэ М., Аса- П79 да К., Кани К., Оцуки Т. — М.: Мир, 1988. — 304 с., ил.
ISBN 5-03-000404-1
Книга является переводом третьего тома 11-томной серии по микроэлектронике, написанной крупными японскими специалистами. Она посвящена методам автоматизированного проектирования БИС и СБИС, начиная с разработки отдельных элементов, их размещения, трассировки и кончая проверкой топологии на соответствие правилам проектирования. Приводимые данные можно использовать при создании конкретных систем автоматизированного проектирования микроэлектронных схем.
Для специалистов в области электроники и вычислительной техники, а также студентов соответствующих вузов.
ББК 32.97ББК 32.97„2403000000-336 м .
ББК 32.97
ББК 32.97
П041(01)-8817Ь88’ Че 1
ISBN 5-03-000404-1 (русск.)ISBN 4-00-010183-8 (япон.)ISBN 5-03-000404-1 (русск.)ISBN 4-00-010183-8 (япон.)Редакция литературы по информатике и робототехнике
ISBN 5-03-000404-1 (русск.)
ISBN 4-00-010183-8 (япон.)
ISBN 5-03-000404-1 (русск.)
ISBN 4-00-010183-8 (япон.)
© Макото Ватанабэ, Кунихиро Асада, Кэндзи Кани, Тацуо Оцуки. Iwanami Shoten, Publishers, Tokyo, 1985
© перевод на русский язык, «Мир», 1988